Čo použiť pre simuláciu obvodov: VHDL alebo Verilog?

[aman]

Musím simulovať niektoré okruhy by sa snažím Verilog alebo VHDL

 

[maziaar83]

Vždy používam VHDL pre simuláciu Môj digitálne obvody

 

[rajsrikanth]

je lepšie použiť Verilog, pretože Verilog je ľahké sa naučiť a vykonávať a kód syntetizovatelné

 

[galatage]

Ak viete, C a potom Verilog ľahké pre vás

 

[haidi.elbahr]

Ahoj Myslím, že VHDL a Verilog, sú rovnaké v conecpt ale s niektorými differernces vo vyhlásení, ale ja prednosť Verliog BR

 

[echo47]

Prosím, prečítajte si pravidlá fóra: http://www.edaboard.com/ftopic98387.html

 

[neils_arm_strong]

lepšie použiť Verilog> Jeho rýchle osvojenie a implementáciu.

 

[bangash]

Prejsť na Verilog first.its ľahkú

 

[Electronica]

Verilog je o niečo ľahšie

 

[prashant_sharma]

spoznali .. u'll poznať ďalšie ..... Vlastne modelovanie a syntéza možno lepšie dosiahnuť na doske Xilinx VHDL. VHDL, takže by mal byť lepší, u'll vedieť, Verilog ak ur dôkladné s VHDL ....