Čo je syntéza Pragmas a aký je ich vplyv?

[kunal1514]

Zdravím všetkých, môže každý subjekt mi povedať, čo je syntéza Pragmas. a ich efekt. Pokiaľ ide o Kunal Mishra

 

[uday_das]

Pragmas alebo syntéza smerníc sú špeciálne formátované komentáre. Thye by nemal obsahovať žiadne ďalšie znaky, ako čo je nevyhnutné pre syntézu smernice. Existuje niekoľko typov pragmas podporujú rôzne nástroje RTL syntéza: syntéza a zapínanie smerníc (kód Má voľba pre syntézu nástroje), Architektúra výber smernice (napr. sčítačka môže byť odvodená ako vlnenie alebo aby smerovaného vyhľadávania), vec vyhlásenia smernice (Full prípade, paralelný prípad), modul Šablóna smernice, funkcie a smerníc úloh mapovanie, Set a Reset syntéza smerníc atď

 

[rsrinivas]

Áno, a oni sú uvedené len ako komentár v kóde Verilog k syntéze nástroje

 

[thamarai]

Dobrý deň, je pragma slúži na preskočenie unsynthesizable linky v dizajne. Pre simuláciu a ladenie u môže pridať nejaké riadky do designu. tak prekladačov preskočí časť medzi pragma vypnutie a zapnutie.

 

[boardlanguage]

pragma slúži na preskočenie unsynthesizable linky v prevedení

To je len časť z toho. Rovnako ako ostatné plagáty povedal pragmas sú "kompilátor smernice." Môžete použiť pragma zapnúť analýzy ON / OFF (/ / Synopsys prekladať off), to je bežné používanie. Pragmas ale tiež povedať, syntetické nástroje zvoliť algoritmus / stratégia, rovnako ako výber FCLA zmije (miesto CSEL alebo RPL), alebo zvoliť multiplikátor architektúru, simulačné nástroje všeobecne ignorovať smerníc, a to je problém .. . preto, že niektoré pragmas (/ / Synopsys full_case parallel_case) Zmena správania syntetizovaný výstup (. porovnaní s soruce Verilog) SystemVerilog má niekoľko nových jazykov, kľúčové slová, na pomoc s dizajnérom, zámer na prípadu / if / else syntéza: priority , unikátny.