Zmiešané VHDL a Verilog designu

[shaiko]

Ja som vstúpil do projektu, ktorý zahŕňa zmiešané jazykové konštrukcie (VHDL a Verilog). Väčšina súborov sú *. V zatiaľ čo niektorí sú *. VHD Ako skompilovať ich do jedného projektu?

 

[vipinlal]

http://vhdlguru.blogspot.in/2012/06/how-to-mix-vhdl-and-verilog-files-in.html

 

[shaiko]

To sa nazýva "konkretizácie v pozícii" v poriadku?

 

[vipinlal]

áno ... ale koncept platí ako pre konkretizáciu podľa polohy a menom ..

 

[shaiko]

koncept platí ako pre konkretizáciu podľa polohy a podľa mena

Predpokladajme, že mám súbor Verilog s názvom: "some_verilog_file.v" a v tomto súbore je tu modul s názvom: "some_verilog_module". Ak chcem vytvoriť inštanciu tohto modulu v inom súbore VHD - všetko, čo potrebujete urobiť, je potvrdiť "some_module" ako súčasť a konkretizovať ju - ako keby "some_module" bola pravda, VHDL písomného subjekt?

 

[vipinlal]

áno ... to je to, čo sa stalo, že príklad ..

 

[syedshan]

Áno, to sa robí týmto spôsobom. Urobiť komponent na PIN kód Verilog a Simla konkretizovať ju ako [Kód] - VHDL kód knižnica IEEE, použite IEEE.STD_LOGIC_1164.ALL, jednotka vhdl_top je Port (A: v std_logic; B: std_logic C: z std_logic), koniec vhdl_top, architektúra Behaviorálne z vhdl_top je súčasťou ver_cnt je port v std_logic, b: v std_logic c: out std_logic), koniec súčasťou, začína - mnohonásobné inštancie slovami: ver_cnt portu mapu (=>, B => B, C => C), koniec Behavioral; [ / CODE]

 / / Verilog kód modulu ver_cnt (vstup, vstup b, c výstup), priradiť c = ^ b; endmodule