M
mindstream
Guest
Ahoj priatelia môjho projektu je fáza, kedy som si 8 vzoriek z 32 bitov na takte (napríklad x (0), x (1 x ).... (7) [ / b] prvá cyklu x (8), x (9 x ),... (15) druhý , ako cyklus, ktorý ) celkom i hav 8 setov týchto vzoriek (napr. Celkom 64 vzoriek ), i musia všetky tieto skupiny 64 vzoriek a potom ich odoslať v poradí x (0 ), X (8), X (16 ),.... x (56) prvá cyklu x (1), X (9), X ( 17 ),....... x (57) druhý , atď cyklu. takže celkom 16 cyklov. Písal som kód Verilog pre rovnaký pre môj projekt, ale skončil s použitím takmer 20-25% zdrojov (z ktorých väčšina je spotrebovaná flipflops), čo si nemôžem dovoliť, pretože existujú aj iné kódy, ktoré dohromady zaberajú takmer 80% FPGA. Takže je tam spôsob, ako môžem využiť distribuované RAM pre tento účel tak, aby čo najviac malé využitie je to možné som pomocou FPGA Spartan 3 XC3S400 s 4MHz hodiny. Môže mi niekto pomôcť s týmto?