zaujatosť obvodu a diferenciálnej vyrovnávacej scénografie

[helenpenghan]

Môže niekto ponúknuť mi nejaké rady na návrh fázy rozdielu vyrovnávacej pamäte a skreslenie okruhu? Prečítal som "Low-Jitter proces independend DLL a PLL založených na samoregulácii, neobjektívny technik", ale stále sa zmiasť o niektorých otázkach. Vlastne som sa snaží navrhnúť DLL, pre ktoré môžu generovať fázy oneskorenie hodinového signálu (až 200MHz) a varing pracovné cykly. Chcel by som mať nízke kolísanie výkonu. Avšak, keď som simuláciu s oneskorením diferenciálu vyrovnávacej fáze, som zistil, že rozdiel výkonu nie je rail-to-rail, vlastne riadiaci signál určuje ouput lowever úrovni. Pokiaľ nie je rail-to-rail, ako sa pripojiť k ďalším oneskorením buniek? Budem potrebovať aspoň 4 stupňoch? A od tej doby, vstupné a výstupné signály sú diferenciálne, musím dať každý jednotlivý-end pre diferenciálnej okruhu pred a po oneskorenie bunky? Ďakujem mnohokrát. Aj pripojený presný obvod Ja používam z toho papiera.

 

[strennor]

1, to je pravda, že výstup nie je rail-to-rail. Nezáleží na tom. 2, uplatnia sa na rozdiel jedinej fáze po nej. Pozrite sa na ďalší papier rovnakého autora

 

[helenpenghan]

Vďaka. Ale čo keď budem potrebovať niekoľko článkov diferenciálnej oneskorenie na výstupe nie je rail-to-rail, bude to mať vplyv na výsledky? A máte nejakú predstavu, ako sa veľkosť symetrické zaťaženie? Díky moc.