záporné meškanie propagácie vyrovnávacej

[asicengineer1]

Zdravím všetkých, som narazil na návrh tým, že jeho možné vložiť negatívne nárazníky šírenie oneskorenie dátových ciest, ktoré majú časovanie porušenia. Nie som schopný pochopiť, ako jej možné, že vyrovnávacia pamäť, ktorá urýchľuje. môže mi niekto vysvetliť toto? PS: Ja nehovorím o zavedení flop rozbiť reg, reg do cesty.

 

[abhikohli]

Nemyslím si, že cestovanie časom je stále možné (aj pre signálov), takže prijíma signál pred jeho odoslaním nezdá sa mi moc reálne (iba do vyrovnávacej pamäte môže urobiť šírenia času som), ale ak chceme odstrániť oneskorenie propagácie "vplyv" na CKT, môžu oneskoriť vyrovnávacej pamäte byť vložený do hodiny cesty, ktorá sa oneskorením CLK = dáta oneskorenie propagácie alebo viac, a preto dátové cesty slack bude + som. Len nápad. Otvoriť na pripomienky od ostatných.

 

[pratap_v]

Ako uviedol pri vyrovnávacej pamäte zahŕňa oneskorenie, ale pretože vieme, že v najnovších technológií, je meškanie spôsobené najmä zo siete. Propogation o napätí krokom drôtu t (delay) = kx (námestie). Ak je sieť je polovičná, celkové meškanie minimálne čistý znižuje a teraz vložiť vyrovnávacej pamäte s oneskorením minimálne propogaton. takže celkové meškanie cez to logická cesta je znížená.

 

[abhikohli]

Áno, to je pravda. Starostlivo vybrané pamäte disku atď zníži čisté meškanie sa však ešte celková hodnota oneskorenie bude stále + som.

 

[asicengineer1]

Myslím, že to, čo Pratap naznačuje zmysel. Ale ako je to odlišné od rozdelenia dlhá cesta vložením vyrovnávacej pamäte, ako to je robené s cieľom znížiť REG-k-REG meškanie? Prvá odpoveď, ktorá sa dala prekrútiť Kohl hodiny alebo užitočné skosenie odstrániť porušenie, nemám pravdu?

 

[abhikohli]

Radšej by som povedať, že vyvažovacie strom CLK. Môže byť.

 

[arun_prabu]

Je pravda, negatívne oneskorenie propagácie možno dosiahnuť. Počula som o negatívnom meničov oneskorenie propagácie. Predpokladajme, že v prípade, že zváži všetky napätie pod 20% VDD ako logické 0, a ak je vstup zmení z 0 na logiku logiky 1, v negatívnom meniče vrtule oneskorenie, výstup prejde do logickej 0 pred vstupom zmeny v logickej 1 (tj ako Akonáhle je vstup kríža 20% VDD a pred dosiahnutím 80% VDD). Tento typ striedače zlé hluku rozpätia. Myslím, že rovnaký koncept môže byť použitý k vyrovnávacej pamäti tiež.

 

[abhikohli]

Zlá hluk marže? Pri 20%, to by bolo žiadny hluk rozpätie. V prevedení, kde SI je príčinou tak ide v týchto dňoch, neviem, ako sa tieto "nízke" nárazníky hluku marže bude vykonávať? (Viem, že budem b zvyšovanie množstva obočie tu, kde je sakra SI vstúpil do obrazu Hovoríme ABT dopravné oneskorenie:?), U potrebujú vidieť data / eye-diagramu na odbory (NOT L-analyzátory) mi veriť .) Hoci mnoho designu sa využiť tejto technológie. s starostlivú hluku / delay trade-off. (Xilinx hovorí (nespomínam si, kde presne) je prepínač matice nie sú len pasívne prepojenia, ktoré sú aktívne linky vodiči znížiť meškania), ale tu to viac signálu, kde sa zníži oneskorenie zlepšením zhoršujúce nábehu / dobehu. @ Asicengineer1 Áno, moja prvá rply je "užitočné prekrútiť na odstránenie narušení" Ospravedlňujeme sa za to, že čítanie ur príspevok správne.

 

[vinayakbhat82]

Ako mu rozumiem ja, je oneskorenie propagácia merané pri 50% vstupných a výstupných úrovní, tj čas medzi vstupom dosiahnutie svojich 50% a dosiahnutie 50% výkonu. Preto, ak je výkon dosahuje 50% pred vstupom dosiahla 50%, potom máme scenár negatívne oneskorenie propagácie. To nemá nič spoločného s 20% (alebo inej%) na VDD. Prosím, nesúhlasí s dôvodmi, ak máte pocit, inak.

 

[onlymusic16]

Súhlasím s arun_prabhu .. Áno, môže byť dosiahnutý. Nevýhod je, že vaše menič / vyrovnávacej pamäte budú asymetrické (P / N nebude ~ 2:1) a preto zlý zvuk rozpätia. Správne SI analýza by mala byť vykonaná v tomto prípade.