Xilinx Virtex5 ILOGIC lokality

[scolinks]

Ahoj, mám vytvorený DDR2 SDRAM rozhranie s MIG2.0. To mi pekný projekt, ale musím zmeniť PIN miestach. Potom, čo som vykonať potrebné zmeny, vidím, že som sa štípnout ILOGIC, IODELAY element miest tiež. Majú miesto mená ako --------------------------------------------- ------------------------- INST "* / gen_dqs [0]. u_iob_dqs / u_iddr_dq_ce" LOC = "ILOGIC_X0Y302", INST "* / gen_dqs [ 0]. u_iob_dqs / u_iodelay_dq_ce "LOC =" IODELAY_X0Y302 ", INST" * / gen_dqs [1]. u_iob_dqs / u_iddr_dq_ce "LOC =" ILOGIC_X0Y300 ", INST" * / gen_dqs [1]. u_iob_dqs / u_iodelay_dq_ce "LOC =" IODELAY_X0Y300 " , ------------------------------------------------- --------------------- v súbore UCF. Musím zmeniť tieto miesta primerane, pretože inak by som sa smerovaním problémy. Kde môžem nájsť informácie o týchto miestach? Hľadala som. Súbory PDF na internetových stránkach Xilinx, ale nemohol nájsť nič o tom. Čo znamená X0Y302 znamená? Prečo X0Y302? ... To môže byť naozaj hlúpa otázka, ale som nováčik: D. Veľmi vám ďakujem za vaše odpovede vopred. Poznámka: Ja som toto nastavenie: Virtex5 LXT 110 a Xilinx ISE 9.2i s najnovšou aktualizáciou Service Pack

 

[echo47]

Pozrite sa na obmedzenia ISE Sprievodca pre popis LOC obmedzenia. Že časť poskytuje prehľad o systéme XY FPGA je koordinovať. To tiež hovorí, "pohodlný spôsob, ako nájsť legálny miesto mien je použitie FPGA Editor, tempo, alebo Floorplanner." Avšak by som použil slovo "nudné" namiesto "výhodné".

 

[scolinks]

Ok moc ďakujem. To veľa pomáha: D.