Xilinx-syntéza pochýb o tom,

[vinodkumar]

Ahoj, ja som nepochybne je - v súhrnnej správe som niekoľko plátkov pre vzťahuje len logika je 100%, a nesúvisiace logika je 0%. Čo je to za súvisiace a nesúvisiace logické mysle. Aký by mal byť ideálne využitie. bye.

 

[echo47]

"Súvisiace logika" je logické že niektoré signály spoločného. Z toho, čo som pozoroval, súvisiace / nesúvisiace mapovanie štatistiky nemajú ideálnu hodnotu. Jedná sa sprievodca, ktorý vám pomôže rozhodnúť, ktoré mapovanie optimalizácia použiť. Tým, že nesúvisiace logiku byť umiestnený do rovnakého rezu, môžete zvýšiť hustotu logiky, ale na úkor zvýšenej smerovanie preťaženiu. Pre viac informácií, hľadajte reťazec "súvisiace s logikou" v ISE "Reference Development System Guide". Prosím, opýtajte sa Xilinx otázku FPGA / CPLD forum.

 

[go4sandesh_vsn]

Ahoj Vinod .... Ak sa uc máp správa ... THT sám hovorí, že

Súvisiace logiky je definovaná ako logické, že zdieľa pripojenie - napr dvoch LUT je "príbuzné" Ak majú spoločné vstupy. Pri montáži plátky, mapa dáva prednosť kombinácii logiku, ktorá súvisí. Ak tak urobíte, výsledky v najlepšom načasovaní výkonu. Nesúvisiace logické akcie bez pripojenia. Mapa sa začnú balenie nesúvisiacich logiky do plátku raz 99% rezy sú obsadené prostredníctvom spriaznených logiku balenia.

pri mapovaní, v predvolenom nastavení sa vzťahuje iba logika umiestnená spolu tak THT časovanie možno ľahko splniť .... takže v ideálnom prípade n väčšinu času u'll nájsť súvisiace logiku ako 99% (alebo 100% nie som istý ABT THT), n nesúvisiace ako 0% ... ale ako sa hovorí, že po 99% súvisiacich s logikou sa tak stane, začne balení aj nesúvisiace logiku .... n THT niekedy u zvyknutý nájsť ur časovanie designu stretnutie .... takže za normálnych okolností PPL ísť na "Timing riadené umiestnenie a balenie" (voľba máp ), ktorý zvažuje ur kritickej cesty v mape ....