Xilinx ISE - Dva buffer v sérii problém

[scolinks]

Ahoj, ja sa snažím používať Xilinx DDR 2 SDRAM rozhranie. Rozhranie je potreba diferenciál 200Mhz hodiny. My doska nemá tento čas zdroje, tak som produkciu 200Mhz rozdiel hodiny od 50MHz hodiny s pomocou DCM. My DCM má bufferov na svojom výstupe a Xilinx DDR 2 SDRAM interface design vyrovnávacej pamäte na 200 MHz vstupy diferenciálnej hodiny. Keď som sa pripojiť dve dizajnové Xilinx ISE hovorí, že mám dva buffer v sérii, a že to nie je accaptable. Odstránil som vyrovnávacej pamäte v rozhraní dizajne, ale spôsobí, že návrh nebude fungovať. Myslím, že nie je možné odstrániť vyrovnávacej pamäte na výstupe z DCM (Snažil som sa ale nemohol som sa, aj keď odstránite nárazníky ISE synthetisez sa predpokladá, že tam sú rezervy ...). Čo mám robiť? Veľmi vám ďakujem vopred za vašu asnwers. Poznámka: Môj FPGA je Virtex5 LXT 100, ISE 9.2i verzie s najnovšou aktualizáciou Service Pack

 

[it_boy]

Môžete zdieľať zdroje DCM, vytvorený ISE a hodiny vyrovnávacia časť DDR2SDRAM regulátora

 

[scolinks]

Ok. Aj pripojil je na tento príspevok.

 

[it_boy]

Ja som úplne pochopiť súvislosti medzi "ddr2sdram_saat" a "ddr2sdram_infrastructure" moduly ako horný modul, kde sa tieto moduly inštancie nie je pripojený. Predpokladám, že po pripojení ... (Clock Input -> ddr2sdram_saat (generácie 200 MHz) -> ddr2sdram_infrastructure) CLKFX_OUT -> clk200_p CLKFX180_OUT -> clk200_n že môj predpoklad je správny, dont musíte použiť diferenciálnej hodín v FPGA. Tiež máte IBUFG pre diferenciálnej hodiny v ddr2sdram_infrastructure modulu. IBUFG môžu byť použité pre signály, ktoré sú vstupy FPGA. Tu bol rozdiel hodiny generované vnútri FPGA. Takže dont potrebovať diferenciálnej vstupnej vyrovnávacej pamäte a BUFG. Skúste pripojené zdroje ... Možno, že je problém. Ak je moje predpoklady spojenie medzi modulmi je zlé, zdieľajú najvyššej modul alebo vysvetliť spojenie medzi dvoma modulmi.