Vysvetlenie falošných ciest

K

kameswari

Guest
Ahoj, môže niekto pls vysvetliť podrobne o falošných cestách? ide, kamsi
 
V Statické časovanie Analyzer. analyzátor určuje oneskorenie, sa berie do úvahy iba cesty, ktoré skutočne ovplyvňujú výkon. Ak je cesta nie je nikdy aktivovaný, alebo citlivé, môže to v žiadnom prípade prispieť k oneskoreniu. Táto cesta sa nazýva falošné ceste.
 
Čo sa o asynchrónne cesty (napr. cesta z jednej domény do druhej CLK CLK async domény). ne považujeme tiež ako falošné cesty v syntéze.
 
V Synopsys prekladačov, falošná cesta je cesta, pre ktorú budete ignorovať časové obmedzenia. Napríklad pri prekročení rôznych oblastí asynchrónne hodiny. Za tejto situácie, budete musieť zakázať načasovanie na základe syntézy na tejto ceste.
 
Ďalší príklad "falošné cesty" bude viac hodín fázy cesty, kde len designer "vie", že je viac hodín cesty, ale Synopsys DC-kompilátor / PrimeTime nie. V týchto prípadoch, kde reliéf časového obmedzenia, ktorá znie, môže byť pred znalosti z oblasti konštrukcie použiť pre pridanie False cesta.
 
Falošná cesta je cesta tých, ktoré ich načasovanie je to jedno, napríklad signál prechádza asynchrónne hranice. S pozdravom [quote = kameswari] Dobrý deň, môže niekto pls vysvetliť podrobne o falošných cestách? ide, kamsi [/quote]
 
Dobrý deň, prejdite prílohu. Vysvetľuje falošnú cestu v detaile. ide - nitný S.
 

Welcome to EDABoard.com

Sponsor

Back
Top