B
bbgil
Guest
Ahoj ja som zažíva nasledujúci problém: Snažím sa realizovať návrh na Xilinx CoolRunner II pomocou ISE WebPack 7.1.i_04. Konštrukcia je napísaný v Verilog. Konštrukcia využíva 1.8432MHz hodiny, ktoré je potrebné vnútorne rozdeliť, aby sa stal ~ 10 Hz. Pomôžeš mi o tom myslíte? Môj prvý nápad je použiť počítadlá. bude to v poriadku? iným spôsobom? Tiež, ak je potreba zavolať na oneskorenie v rámci programu, podobne ako procesory, ako to urobiť? Každá pomoc je appreaciated