Vnútorné Dual Port RAM interface

[dspike]

Ahoj všetci! Navrhol som FPGA (ACEX1k) Na zariadenia s externou modul SRAM (jeden port) a teraz je potrebné vytvoriť vnútorné ram Dual Port rozhranie s ním. Hľadám akékoľvek rozhodnutie. Díky moc.

 

[funster]

Môžete vytvárať do Quartus 2 FPGA vývoji životného prostredia. S pozdravom [quote = dspike] Ahoj všetci! Navrhol som FPGA (ACEX1k) Na zariadenia s externou modul SRAM (jeden port) a teraz je potrebné vytvoriť vnútorné ram Dual Port rozhranie s ním. Hľadám akékoľvek rozhodnutie. Díky moc. [/Quote]

 

[dspike]

[Quote = funster] Môžete vytvárať do Qu (at) RTU 2 FPGA vývoji životného prostredia. S pozdravom [/quote] OK. Snažím sa popísať problém v detailoch. Pozrite sa na postavu, prosím.

 

[go4sandesh_vsn]

poskytnúť viac informácií, ako je čas domén n ako regulátor pracuje .... oba porty písanie písať v rovnakom čase .... mám na mysli povedať tej ABT protokol (pravidiel) u dodržiavať pri čítaní a písaní ... tht'll zmeniť spôsob, akým môže navrhnúť u ur RAM .....

 

[arnoud]

Vari tie triky mnoho časov v 16MHz Telecomu FPGA je + 75 = 91 MHz, takže šírka pásma sa vojde 100 MHz zariadenia. Za predpokladu, že všetko, čo synchrónne, a RAM nemá problémy so zmiešanými čítanie / zápis (SRAM), potom použite MUX, ktorý vypne všetky adresy / data / RW linky. Musí sa dať z 5 4 timesloty na 75 MHz zariadenia, a 1 timesloty na 16 MHz jeden. Dúfam, že to pomôže Arnoud