E
esrahul
Guest
Chcel by som pridať moje VHDL dizajn ako súčasť v PSPICE a simulovať pomocou už dostupných modelov. Aj priradený súbor VHDL na hierarchický model. Ale počas simulácie jeho neposkytli výstup, THD štandardný výstup bol xx. Myslím, že som urobil chybu, na to, aby dodávky pre návrh modelu VHDL. Môže niekto navrhnúť, ako simulovať naše VHDL jadro v PSPICE? Ďakujem