R
raghuvlsi
Guest
Hai teraz sa snaží o prácu na VLSI návrhárov ako čerstvejší.
som absolvoval som kurz na cadance nástroje
1.Encounter verziu 6.2
2.st (Synopsys)
Mám na mieste intresting & trase a načasovanie.
som urobil projekty, ako napríklad USB Obálka (130nm), PCI Plný Chip (180N).
a teraz Rodiny s Verilog,
Skriptovací jazyk Perl.
Ak u nejaké odkazy prosím pomôžte mi.
Naposledy upravil raghuvlsi on 03 Sep 2007 8:13; upravené 1 celkom
som absolvoval som kurz na cadance nástroje
1.Encounter verziu 6.2
2.st (Synopsys)
Mám na mieste intresting & trase a načasovanie.
som urobil projekty, ako napríklad USB Obálka (130nm), PCI Plný Chip (180N).
a teraz Rodiny s Verilog,
Skriptovací jazyk Perl.
Ak u nejaké odkazy prosím pomôžte mi.
Naposledy upravil raghuvlsi on 03 Sep 2007 8:13; upravené 1 celkom