VHDL ==> Verilog (chcete dozvedieť Verilog, v súčasnej dobe používa vh

[s3034585]

Ahoj môže niekto mi povedať, ako sa líši od Verilog VHDL. Bol som vo VHDL pre pokojnú chvíľu a teraz sa chcú naučiť Verilog. oni sú totálne rozdiel, alebo môj VHDL porozumenie bude užitočné dozvedieť .... dajte mi vedieť, ur názory na to .. Vďaka Tama

 

[satyakumar]

Ahoj, je ľahké sa naučiť Verilog, kedy ur zoznámiť s VHDL, jediný rozdiel b / w nich je spôsob, ako alebo zostavovať.

 

[s3034585]

Ahoj satyakumar thnx za ur odpoveď ... i couldnt dostať to, čo myslíte tým aj spôsob, akým sú zostavené. Myslím WHT je rozdiel tu .. môže u vysvetliť trochu ... Vďaka Tama

 

[itsthepip]

Ahoj vole V skutočnosti, pokiaľ viem, u VHDL, Verilog je u naučiť, ale vďaka trochu boj ..... Zabudnite na kódovanie časť .... Okrem syntaxe .. že by bola rovnaká takmer ... Ale jedna vec, čo som pozoroval je, že je ťažké syntetizovať kód Verilog, ktorý je písaný v beavioural režime ... keď je ľahšie vo VHDL

 

[alpeshchokshi]

VHDL je veľmi zadaný jazyk .... vzhľadom k tomu, Verilog je založený na C. ... Ak viete, C, ako je to naozaj oveľa jednoduchšie, než VHDL ... učiť

 

[trendwest2]

vyzdvihnúť dve knihy, jednu pre VHDL a jeden pre Verilog nájdete rôzne. Vyzerá to, že si položiť otázku, čo je rozdielne medzi angličtinou a francúzštinou