VHDL ==> Verilog (chcete dozvedieť Verilog v súčasnej dobe pomocou vh

[s3034585]

Ahoj môže niekto mi povedať, ako sa líši od Verilog VHDL. Bol som vo VHDL pre pokojnú chvíľu a teraz sa chcú naučiť Verilog. oni sú totálne rozdiel, alebo môj VHDL porozumenie bude užitočné dozvedieť .... dajte mi vedieť, ur názory na to .. Vďaka Tama

 

[ramkimtech]

Ahoj, Verilog a VHDL nie sú tak odlišné, ale syntax bude meniť jazyk sa mení a U môže čítať Verilog syntézy Samir palnitkar alebo knihu cillette na Verilog týchto dvoch r najlepšie knihy pre Verilog