VHDL testbench pre Verilog netlist

[int19]

Dúfam, že niekto mi môže pomôcť. Napísal som VHDL testbench, ale potom, čo na miesto a cestou proces netlist je Verilog jeden. Takže, keď sa snažím zostaviť projekt NCSim nájsť chyby, ako je toto: ncelab: * E, CFMPMC (.. / topPAD.v, 1149131 | 14): Port smer (Verilog) a režim (VHDL) nie sú kompatibilné - InOut / palcov InOut clk200, všetky porty, ktoré v Verilog netlist javí ako InOut typu boli IN typu v úrovni RTL VHDL. Každý, kto pozná nejaké riešenie?

 

[aji_vlsi]

Môj odhad je, že máte zložku vyhlásenie v VHDL, ktorá používa v režime. Ale prečo sú všetky porty InOut v netlist? Tie by mali stanoviť, že ako prvý. Ukáž nám Verilog modul zozname portov, VHDL komponentov vyhlásenie pre ďalšiu pomoc Ajeetha, CVC www.noveldv.com

 

[int19]

Vďaka za odpoveď. Je mi veľmi ľúto, ale urobil som nejakú chybu. Účinne porty som myslel byť v InOut bol, mal som starú verziu VHDL. Ešte raz vďaka.