VHDL (postup )---- Verilog (task)

[xihushui]

Jedná sa o postup do VHDL, ale teraz chcem zmeniť, aby úlohu verilog.how na to? stopBitLength je skutočné, nie dovnútra alebo von (v skutočnosti, to je), ako to urobiť v úloh Verilog? Postup sout_chk (numDataBits: integer rozmedzí 5 až 8; Txdata: v std_logic_vector (7 downto 0); ParityBit: v std_logic, stopBitLength: Real; parityBitExist: boolean; konštantný cycleTime: v čase, signálu Sout: v std_logic) je variabilný i: integer; začať ....... endtask

 

[deva_eda]

Ahoj, myslím, že vás zaujíma, ako odovzdať do úloh Verilog stopBitLength? Môžete to urobiť dvoma spôsobmi, je 1. Ak je to váš prípad, môžete použiť funkciu "parameter" v Verilog. Môžete definovať stopBitLength ako parameter a použiť priamo stopBitLength vnútri úlohy, bez toho, aby ich oznamovali v zozname úloh vyhlásení. 2. Môžete tiež použiť intergers a skutočný dátový typ objektov, ako vstupy do úlohy, takže vo vašom prípade si môžete defineas úlohu sout_chk, vstupné číslo numDataBits, vstup [07:00] Txdata, vstup ParityBit, vstupy v reálnom stopBitLength vstup boolean parityBitExist, vstup Sout; začať ........... koniec endtask