VHDL "podtyp rozsahu" v SystemVerilog?

[modelsim62c]

 Signál my_sig1, my_sig2:, - (. Pre syntézu), prírodné rozmedzí 0 až INIT_CYCLES

Chcem portu nejaké RTL VHDL súbory SystemVerilog Existuje niekoľko VHDL podtyp vyhlásenie, neviem, ako sa write (priamo) v SystemVerilog: pozitívne, negatívne, prírodné Teraz viem, že stačí zmeniť to 'int', ale rád by som zachovať obmedzeným rozsahom originálu ... Je to možné? Pre túto chvíľu, práve som dal do "falošné symboly"

 / / nepresná náhrada za prírodné / pozitívne / negatívne VHDL je typedef int pozitívny, / / typedef int prírodný; typedef int negatívny, / / std_replacement na VHDL je premenná "boolean" typedef bit boolean, boolean false = localparam 1'b0, localparam boolean true = 1'b0;

Existuje lepší spôsob, ako to urobiť?