VHDL obvod pre detekciu 8 bitov vstupu zmeny

[Mercury]

Dobrý deň! Rád by som, aby VHDL obvodu (Xilinx CPLD 9500, webpack 5.2), ktoré by stanovili IRQ výstupu, ak niektorá z ôsmich vstupov (DIN: v std_logic_vector (7 downto 0) zmeny, ktoré štátu. IRQ by malo byť preclený na nábežnej hrane vstupu STR. Problém je, že nemôžem detoch zmeny vektora vstupnej a nemôžem zmeniť štáty jeden výstup z dvoch procesov. George

 

[Al Farouk]

Problém je jednoduchý môžete poslať kód, aby sme mohli pomôcť.

 

[Vonn]

Myslím, že problém môže byť to, že ste zabudli dať vstupy v citlivosti zozname, som povedal, môže byť preto, že som stál pred týmto problémom, a to bolo z tohto dôvodu

 

[Al Farouk]

Ak je problém vzhľadom k zaradeniu prvku v sensitiviy zozname, Model sim varujú, že element by mal byť zahrnutý withtin zoznamu.