VHDL kódu potrebné ??????/

D

dozy_walia

Guest
Mohol by mi niekto poskytnúť kód pre sériové súbežne sa v sériové a paralelné posuvný register sa v ŠTRUKTURÁLNE?
Urobil som to v správaní bt žvanec nt to v štrukturálnych!

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />
 
3 typ modelovanie:
Behaviorálna, dátový tok a štrukturálne

Chcem to v sturctural ..thx!

 
Vážený pane,

Potrebujem sériové na paralelný vstup 1 bit prúdu a výstup 3 prenosu dát
BR
Amer

 
-------------------------------------------------- --------------------------------
- Spoločnosť:
- Engineer:
--
- Vytvoriť Dátum: 20:50:15 02.06.2007
- Design Meno:
- Module Name: shift1_8 - Behavioral
- Názov projektu:
- Cieľová zariadenia:
- Nástroj verzia:
- Opis:
--
- Dependencies:
---- Revision: - Revízia 0.01 - súbor vytvorený
- Ďalšie komentáre:
--
-------------------------------------------------- --------------------------------
knižnica IEEE;
IEEE.STD_LOGIC_1164.ALL použitie;
IEEE.STD_LOGIC_ARITH.ALL použitie;
IEEE.STD_LOGIC_UNSIGNED.ALL použitie;

- 8-bit zaťaženie, 1-bitový posun smerom von (LSB prvá)
--
- Je-li zaťaženie '1 ', nová hodnota je načítaný z d.
- Je-li shift_out je '1 ', ďalší kúsok sa posunie smerom von (LSB prvá).
--
jednotka je shift1_16
port (Din: in std_logic;
clk: in std_logic;
reset: in std_logic;
Pút: out std_logic_vector (2 downto 0));
koniec subjektu;

Behaviorálna architektúra z shift1_16 je
signal data: std_logic_vector (2 downto 0);
začať
process (clk, reset)
začať

Ak reset = '1 ', potom
data <= "000";
rising_edge elsif (CLK) then
údajov (0) <= dáta (1);
údajov (1) <= dáta (2);
dáta (2) <= DIN;
pút <= data;
end if;

end process;

Pút <= data;koniec Behavioral;Niečo iného môj kámoš??

hej myslím, že toto fórum je nuda ..no1 here to help!Spýtal som sa 3 krát n vymyslela som neskôr!n tu pomáhajú!PPL do smthing!od helpin každý otha u dn nething stratiť!

Clik na mi pomohol [

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

] Tešiť!

 
Nazdar
také jednoduché programy by bolo lepšie, keby pri písaní na ur vlastné tým, že ide pomocou štruktúr, teraz dáva kód pre SIPO a piso štrukturálneho modelu pomocou D-ff.

knižnica IEEE;
ieee.std_logic_1164.all použitie;
jednotka je sin_pout
port (cp: v std_logic;
SI: V std_logic;
S0, S1, S2, S3: buffer std_logic);
koniec sin_pout;
Architektúra str in_pout je
zložka D_FF
port (CLK, D: v std_logic;
Q: out std_logic: = '0 ';
NQ: out std_logic: = '1 ');
koniec zložky;
začať
a1: D_FF port map (cp, si, S0, otvorené);
a2: D_FF port map (cp, S0, s1, otvorené);
a3: D_FF port map (cp, S1, S2, otvorené);
a4: D_FF port map (cp, S2, S3, otvorené);
konci str;knižnica IEEE;
ieee.std_logic_1164.all použitie;
jednotka je piso_d
port (A, B, C, D, CLK, posun: v std_logic; Q1, Q2, Q3, Q4: buffer std_logic);
koniec piso_d;
architektúra piso z piso_d je
signálu zaťaženie: std_logic;
signálu W1, W2, W3, W4, W5, W6, W7, W8, W9: std_logic;
zložka d_ff
port (d, clk: in std_logic; q, qbar: buffer std_logic);
koniec zložky;
zložka a2
port (a, b: std_logic, c: out std_logic);
koniec zložky;
zložka OR2
port (a, b: std_logic, c: out std_logic);
koniec zložky;
začať
zaťaženie <= not (shift);
FF1: d_ff port map (A, CLK, Q1, otvorené);
g1: a2 port map (zaťaženie, B, w1);
g2: a2 port map (zaťaženie, C, w2);
g3: a2 port map (zaťaženie, D, W3);
G4: a2 port map (posun, q1, w4);
FF2: d_ff port map (W7, CLK, q2, otvorené);
ff3: d_ff port map (w8, CLK, Q3, otvorené);
g5: a2 port map (posun, q2, W5);
g6: a2 port map (posun, Q3, W6);
g7: OR2 port map (W1, W4, W7);
G8: OR2 port map (W2, W5, w

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Chladný" border="0" />

;
G9: OR2 port map (W3, W6, W9);
ff4: d_ff port map (W9, CLK, Q4, otvorené);
piso konca;

 
zdá sa, že môžete použiť šablónu v oblasti softvéru

 
thx a lot Vinodh!ni po ur návrh, keď bol v ur srdci milá ... som to!bt mal veľmi lil čas daz y posta taký hlúpy dotaz ..hope u rozumieť!NEWAYS thx a lot!

 

Welcome to EDABoard.com

Sponsor

Back
Top