VHDL kódu štýl

R

RRK

Guest
Som nový do VHDL.Chcel som vedieť, aké sú základné rozdiely v implicitné a explicitné spôsob kódovania. A ktorý z nich je preffered.Thanx.

 
VHDL bol navrhnutý tak, aby je viacúčelový simulačný jazyk.Ale tento deň sa používa na to aj syntézy. Je jazyk, ktorý bol prepracovaný a rozšírený v primitiv.
SO kódovanie štýl závisí počasie ho použiť pre simuláciu alebo Synthesis.
Simulácia je rovno vpred ..
Syntéza je veľmi komplikovaná, pretože napríklad jazyk nemá žiadny koncept REGISTER ..tak to musí byť ODVODENÝCH.!, Most SYNTÉZA nástroje majú teraz viac či menej dohodli, ako to urobiť,. Ale to je niečo, čo potrebujete excersize.
Jazyk je veľmi bohatá a trvá nejaký čas, aby boli schopné sa vyrovnať so svojimi rôznymi typmi .. ale i love it!

 
To je návrh

http://www.alse-fr.com/archive/VHDL_Coding_eng.pdf

Pamätajte, kódovanie štýl je individuálne, takže jej povolené používať iba niektoré z nich.

Btw: existuje vlákno deje okolo to na usenet

in: comp.lang.vhdl
Subj: VHDL Kódovanie Príručka štýlu

/ Bingo

 
Vyhľadávanie Xilinx webovej stránky, tam je dobrý dokument o štýle kódu HDL.

tiež prehľadávať fórum, môžeš zistiť mnoho užitočných funkcií.Vyskúšajte si to

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsmev" border="0" />
 
Explicitné stavové stroje sú priamy preklad z hardvéru: súbežné úlohy pre budúci-state rovnice a taktovaný proces obvody držať štát.Explicitné stavové stroje sú ťažkopádnejšia písať, ale oni sú jednoduchšie syntetizovať a ďalšie bežne používané.

Implicitné stav stroje sú postavené s procesmi, ktoré majú viac čakať vyhlásenie procesu.Implicitné stav stroja sú presné a čitateľné.

Meškanie

 
Ak sa vám logické syntéze môžete nájsť stohy dokumentov o syntézu kódovaciu štýl od dodávateľov EDA, a ak máte záujem o správaní kódovania štýlu písania testbenches pre simuláciu a overenie, si môžete prečítať knihy ako "písanie testbenches by Janick Bergeron" pre ďalšie kroky.

 

Welcome to EDABoard.com

Sponsor

Back
Top