VHDL kód - vážne varovanie s jednoduchým modelom

[Yoking]

Príloha je skúšobná VHDL kód project.Its veľmi jednoduchý, ale má vážne Waring isplever pod 7,0! Neviem, ako to generované, takže si môžete zostaviť v ISE alebo Quartus, pozrite sa na dôvod. Len som sa čudovať, že z problémových VHDL kódu alebo softvér setings problém .. Beh DRC ... POZOR - ngdbuild: logické siete "CLK" nemá žiadnu záťaž POZOR - ngdbuild: logické siete "sign1" nemá žiadnu záťaž POZOR - ngdbuild: logické siete "sign2" nemá žiadnu záťaž POZOR - ngdbuild: logické siete "sign3" nemá žiadne varovanie pri - ngdbuild: logické siete "sign4" nemá žiadnu záťaž POZOR - ngdbuild: DRC kompletný s 5 varovanie

 

[FvM]

Myslím, že varovania sú spôsobené neplatný clkcnt zložku, ktorá má väčšina z toho je logické odstrániť v syntéze. Tak výstupné signály undriven a nič závisí na vstupné signály. Jednou zo základných chýb (môže ich byť viac) v clkcnt je spočítať premennou v kombinačných procesu (bez okraja citlivé stav). To nefunguje v syntetizovatelné HDL kódu. Odporúčam navrhnúť funkčné clkcnt súčasťou prvej.

 

[Yoking]

[Quote = MKO] Myslím, že varovania sú spôsobené neplatný clkcnt zložku, ktorá má väčšina z toho je logické odstrániť v syntéze. Tak výstupné signály undriven a nič závisí na vstupné signály. Jednou zo základných chýb (môže ich byť viac) v clkcnt je spočítať premennou v kombinačných procesu (bez okraja citlivé stav). To nefunguje v syntetizovatelné HDL kódu. Odporúčam navrhnúť funkčné clkcnt súčasťou prvej. [/Quote] ------------------------- im veľmi ľúto, že základné chyby som urobil ! Ja len nechcem klamať inými ľuďmi, tak zmazať súbor! vďaka za Vás záujem! Musím sa dozvedieť viac ........................... Ach, môj god.whats happenning?