VHDL a Verilog.

[thuyet]

Hi every body.
Pokiaľ viem, v popise hardware jazyku, tam sú VHDL a Verilog.I naučil a znie mojej diplomovej práce s využitím jazyka VHDL Spartan2e.I nechápu nič o rôznych them.Why medzi oboma VHDL a Verilog sú používané. Takže niekto prosím, pomôžte mi jasné, o tom.Chcem výskumu v ic design.So mi prosím ukázať
Děkuji moc

 

[newcpu]

Funkcie z nich sú takmer rovnaké.Verilog je viac populárny v USA, zatiaľ čo VHDL je viac populárny v Európe.

 

[rakesh_aadhimoolam]

Hi i ...............

VHDL je malý proces špecifický v tom zmysle, všetko, čo dávajú v systematickej znamená ............

Verilog na otherside je ľahké pochopiť, jazyk, keď ste dobrí v jazykoch softvér programovania ..........môžete získať ďalšie rozdiely v knihe nazvanej HDL-Chip Design by Douglas Smithšťastie ...................

 

[thuyet]

nazdar
by ste mi prosím ukázať, ako sa tu knihu?
alebo url, že ja si ho stiahnuť.
thanx

 

[Subramanyam]

Tu je dobrý dokument, ktorý porovnáva VHDL a Verilog.Nádej je užitočné.

subbu.
Ospravedlňujeme sa, ale musíte prihlásiť do zobrazenie túto prílohu

 

[Guru59]

Dokument daná subbu je z knihy opísal Rakesh .........

šťastie ............

ABT a knihu dostanete v upload / download sekcii tohto fóra ............Teraz nemáte dostatok bodov, alebo na úrovni ............. akonáhle sa dostanete úrovni členských alebo získať dostatok bodov, budete môcť vidieť sub-fórum, upload / download sekcie

 

[omara007]

Verilog má niektoré výhody oproti VHDL, ako je zníženie prevádzkovateľa ..oni sú veľmi užitočné v dizajne, ale bohužiaľ chýba vo VHDL

 

[darylz]

Zníženie prevádzkovateľ nemôže aprovou Verilog VHDL Výhoda vs.

 

[omara007]

darylz Napísal:

Zníženie prevádzkovateľ nemôže aprovou Verilog VHDL Výhoda vs.

 

[aji_vlsi]

omara007 Napísal:darylz Napísal:

Zníženie prevádzkovateľ nemôže aprovou Verilog VHDL Výhoda vs.

 

[omara007]

aji_vlsi Napísalmara007 Napísal:darylz Napísal:

Zníženie prevádzkovateľ nemôže aprovou Verilog VHDL Výhoda vs.

 

[bharat_in]

Keď príde na podpísané a nepodpísané typy dát, VHDL je lepšia ako Verilog ..

 

[omara007]

aji_vlsi Napísalmara007 Napísal:darylz Napísal:

Zníženie prevádzkovateľ nemôže aprovou Verilog VHDL Výhoda vs.

 

[hurricanebomb]

VHDL je abstrakcie.
Verilog je bližšie k reálnej netlist

 

[synpscrk]

VHDL prevažne pre FPGA
Verilog prevažne pre ASIC

 

[omara007]

synpscrk Napísal:

VHDL prevažne pre FPGA

Verilog prevažne pre ASIC

 

[sadid]

Niektorí odborníci hovoria Verilog nie je dobré vo vysokej integrovaného obvodu vo VHDL na tejto úrovni je lepšie, ale na úplne inom odbore môže byť Verilog je lepšia, má moderný a rýchlejší kompilátor

 

[thuyet]

So.In IC dizajn technology.which jazyk sa používa?

 

[anoop12]

Hlavným rozdielom je, že podporuje Verilog CMOS brány pri navrhovaní VHDL nie.
Ale napriek tomu oba sú najlepšie vo svojej respetive oblastiach použitia.