VHDL - Čo robím zle?

[jelydonut]

Im sa snažia zarobiť na 32x8 pamäte, ale iba písať, nevedia čítať. Potrebujem dátovú zbernicu byť obojsmerná a .. Knižnica IEEE, použitie IEEE.STD_LOGIC_1164.all, použitie IEEE.numeric_std.all, jednotka pamäte je port (adresa: v std_logic_vector (4 downto 0); čítanie: v std_logic; zápis: v std_logic; údaje: InOut std_logic_vector (7 downto 0 ) , koniec spomienky, architektúra spomienky pamätí je typu Memory_Image je pole (prírodný rozmedzie) std_logic_vector (7 downto 0); signál adr: Memory_Image (0 až 31), začína proces (čítanie, zápis) začať if (= čítanie '1 '), potom dáta

 

[irum4]

Musíte určiť dátový výstupnú hodnotu, ak (čítaj = 1), potom údaje

 

[vomit]

[Quote = jelydonut] Im sa snažia zarobiť na 32x8 pamäte, ale iba písať, nevedia čítať. Potrebujem dátovú zbernicu byť obojsmerná a .. architektúra spomienky na pamäti je typ Memory_Image je pole (prírodný rozmedzie) std_logic_vector (7 downto 0); signál adr: Memory_Image (0 až 31), začína proces (čítanie, zápis) začať if (čítať = 1), potom dáta

 

[Al Farouk]

Skúste nasledujúce: 1. - Vyhnite sa InOut portdescription a useseparat porty pre nich. Napokon, ak chcete, aby rovnaký dátovej zbernice použitie Tri stat vyrovnávacia pamäť zapnutý čítanie a zápis separatley. 2 - architektúra spomienky na pamäti je typ Memory_Image je pole (31 downto 0) z std_logic_vector (7 downto 0); signál adr: Memory_Image, začína proces (čítanie, zápis) začať if (čítať = 1) potom dáta