Verilog kód pre delenie n

[ec10404]

Ahoj, môžem mi niekto Verilog kód pre delenie čítače N pre vstup hodiny a danom pracovnom cykle ..

 

[jcchan]

Modul Divide_N (reset, CLK, povoliť, n, clk_out), vstup CLK, reset vstup, vstup umožniť, vstup [07:00] n, výstup clk_out, vodiče [07:00] m, kábel dbn_en, reg [07:00 ] počet, reg OUT1, OUT2 reg, drôt sa, drôt clk_out, priradiť dbn_en = n [7] | n [6] | n [5] | n [4] | n [3] | n [2] | n [ 1]; Vždy @ (negedge CLK alebo posedge reset) začína if (reset == 1) začína OUT1

 

[sandip_micro]

Ahojky .. Jeho milé, že u post kód. Chcem sa opýtať, je tento kód použitý v nábojovej pumpy PLL pre blok Feedback Divider? Je to ako programovateľný delič Feedback .. mám pravdu? [Size = 2] [color = # 999999] Pridané po 1 minút:? [/Color] [/size] postúpiť z = (umožňujú == 1) ((dbn_en == 0) CLK n [0] == 1 )? OUT1 OUT2 ^: OUT1): 1'b0, Čo je to za tvár ukazuje v tomto odbore?

 

[ec10404]

Ahoj priateľovi, tu v tomto probléme vstupe je daný čas a pracovný cyklus, ak chcem 40% pracovnom cykle, mali by byť o 40% pracovný cyklus, atď. Teraz môžem dať (pracovný cyklus) * Tclk * n, akú vysokú úroveň výkonu a Tclk * n * (1.duty cyklus) bola tak nízka úroveň výstupu, u mi kódu pre tento .. ? /?