Všetky návrhy, ako jemné vyladenie-FPGA implementácia

[jasonxie]

Po funkciu simulácia logiku konštrukcie je hotová, já obvykle používajú nástroje ako FPGA synthesys S * YNPLIFY zostavovať je do EDF súborov
a potom pomocou FPGA Miesto & Trasa nástroje ako X * ilinx ISE generovať PROM súbor a napáliť.

Vyzerá to, že raz logiku dizajne je kladený na realizáciu konania, je obmedzený spôsob jemné vyladenie designu samotnej - väčšinou môžem len starostlivo nastaviť a obmedzuje možnosti týchto nástrojov, len hrubý kontrolou.

Môžem len zlepšenie designu záležať na záverečnú správu S * YNPLIFY.Ale niekedy je vždy konflikt medzi načasovanie Analysys z S * YNPLIFY a skutočné časovanie výsledok po Miesto & Linka.(S * YNPLIFY hovorí OK, ale X * ILINX vyběhnout zlyhania časování). Trápi ma to veľa.

Každý dobrý nápad s tým vyrovnať?Děkuji moc.

 

[hada]

nazdar,
keď zostaví desining a overiť, že si nie zobraziť skutočné časovanie na bránach, ktoré sú len simulovanej miesto a po trase
overiť, koľko fáz máte v logike.
Omlouvám se za moje špatná anglický

 

[mart242]

Použite Xilinx obmedzenia editor určiť načasovanie obmedzenia vášho návrhu.Môžete tiež urobiť nejaké floorplanning, ale zvyčajne končí výrobu problém horšie.

Ak ste ešte stále odmena načasovanie, použite načasovanie analyzátora zistiť, čo sa deje: nevhodným umiestnením, nevhodnou prúdové o dizajne, ...

 

[RTL2GDSII]

@ Ltera webovej stránky na vedomie žiadosť o načasovaní uzavretí!

 

[CatKing]

použitie fyzického synth nástroje ako zosilňovať (synplicity) a presnosť synthsis (mentor)

 

[Phytex]

Nazdar,

s @ ltera môžete naladiť váš návrh s LogicLock na qu (at) rtus!Já si niekedy 5-12% rýchlejší prevedení s LogicLock z @ ltera.Ale nevím, jestli Xilinx aj nástroje ako LogicLock!
Ale to je vždy tou správnou cestou k prvej jeden synthesys s Synplify Pre!

Phytex