Všetky časy sú v návrhu Modelsim (Xilinx ISE + ModelSim)

[ravics]

1. Existuje spôsob, ako znovu načítať návrhu VHDL v Modelsim, bez Späť na ISE pomocou skriptovania príkazov v ModelSim? 2. Aký je postup pri zostavovaní UNISIM a Xilinx Corelib v Modelsim? som dostal list od jedného z výučbových programov univerzity: Restart a spustenie simulácie opäť nebude obsahovať žiadne zmeny, ktoré ste vykonali vo svojom module alebo skúšobného prípravku. Ak chcete vidieť dôsledky týchto zmien, v blízkosti ModelSim a spustiť simuláciu modelu správanie procesu znovu ISE. Žiadnym spôsobom von? Snažil som zostavovaní návrhu. FDO a urobil reštart-F, ale žiadne zmeny boli zapracované.

 

[TrickyDicky]

VCOM / Vlog sú ModelSim príkazy prekompilovať nejaký zdrojový kód. reštart bude reštart simulácie, s kódom recompiled vklady Ak prekompilovať knižnicu, budete musieť prekompilovať všetky súbory, ktoré používajú túto knižnicu.