Věra sa systém Verilog

[vantage]

Vážení členovia, aké sú podobnosti medzi Vera a systém Verilog. A aké ľahké je taký prechod, aby niekto skúsený, ako prechod na ich prácu. Podrobnosti budú veľmi ocenil. Vďaka

 

[mssajwan]

Ahoj Skoro pracujú na rovnakom rámci. Synopsys podporuje SystemVerilog v súčasnej dobe. Nie moc zmeny je potrebné urobiť. Až sa zoznámite s Věrou prechod bude ľahké. ide o Manmóhana

 

[rajkishore12345]

Záleží len na predajcovia .. podľa funkcie obaja majú svoje vlastné výhody .....

 

[edacw1]

Vera je určený len pre overenie, ale SV je pre návrh nielen overenie.

 

[darylz]

Synopsys darovať niektoré IP Vera na SV ...

 

[zhangpengyu]

tak, ako je C / C + +. SystemVerilog je dobré pre persion v hardvéru pozadí. zatiaľ čo pravá je dobré pre persions v softvéri pozadí.

 

[niko_zhang]

Skúste tento náradie www.veriez.com

 

[vinod_cheedella]

Ak pracujete len na overenie strane, znamená to vždy písomne prorams skúšobnej stolici, potom pravá je v poriadku, ak nechcete písať projekt aj skúšobné stolice, je lepšie prijať systém Verilog. Môžete si navrhnúť aj konštrukcia skúšobnom zariadení v systéme Verilog. Cítim sa, nie je to nič vážne v tomto prechode od vera na SV, syntax múdre, veľmi málo rozdielov je tam, nie je to problém. a konštruktérov sú veľmi podobné, s výnimkou niekoľkých málo ... ľudí, ktorí sa kontroly ani z C / C + +, majú radi vera, pretože syntax múdry vera je pre nich jednoduché. Ale tí, ktorí trávia čas prevažne v jazyku VHDL / Verilog strane by chceli pracovať na strane SV ... Pevne verím, že akonáhle ste sa presťahovali do SV, sa už nikdy vrátiť späť do svojho VERA .... a tiež prechod does't trvať dlho ...