Výhody v porovnaní s SV Verilog ako overovací miesto

[aswin123]

Ako vysvetliť adv v systéme Verilog ako overenie bodu, v porovnaní overenie Verilog .......... navrhnúť mi ..........

 

[phoenixfeng]

na vysokej úrovni dát structue podporu OOP na overenie tvrdení

 

[Bulma]

Databázy.

 

[mssajwan]

SystemVerilog - 1. Triedy tvorí základ SV 2. Tvrdenie, náhodného výberu a pokrytie podpory v rovnakom jazyku 3. Samostatné oblasti pre testbench a RTL 4. Zastupovanie pri vyšších abstrakcie 5. Vidlica / join_any, vidlica / join_none 6. Záverečný blok okrem počiatočnej bod 7. rozhranie, dosahovať blok construtcs a peklo veľa funkcie prevzaté z VHDL, C + +, Verilog. Vďaka Manmóhana

 

[shiv_emf]

Verilog systém má rozsiahle dátový typ, ktorý pomáha aj designer n overenie inžinier ... Verilog je čisto pre účely realizácie Shiv

 

[aswin123]

V systéme overovania Verilog & design rovnaké pojmy môžu byť použité, alebo iný? Všetci syntetizovatelné kód, alebo nie??