Výhodou použitia Div-2 frekvenčný deliče

[ur72]

Ahoj všetci, ja som premýšľal, či je žiaduce navrhnúť frekvenčný delič pre frekvenčné syntéza PLL len s 2 ^ n prepážkami. Existujú nejaké výhody (rýchlosť, stratový výkon, jednoduchú implementáciu v CMOS, hlučnosť ,...) pri predchádzaní digitálny čítača alebo iné delenie dva bloky? Vďaka vopred! Alex

 

[hmsheng]

Výhody: Vysoká rýchlosť: optimalizovať prvý divde-by-2, i CML obvod použitý, ak rýchlosť cez niekoľko GHz, Nízky stratový výkon: dať väčší prúd na prvý divde-by-2, než na ostatných, tak je to moc efektívny, Malý: Návrh nízkofrekvenčné delenie-2 s TSPC obvodu Jednoduchá implementácia: Stačí pripojiť delenie-2 je

 

[rfsystem]

Nevýhoda: 1. Akumulácia chvenie hluku v 2 delič reťazca. 2 ^ n nie vždy zodpovedá VCO v pomere k referenčnej frekvencii