L
leongch
Guest
Ahoj, môj problém je, že som pomocou je meta_DFF, kde som model správania meta_DFF, kde pri nastavení / Hold Time porušeniu došlo, meta_DFF ísť do 1'bx pre 1ns a potom náhodne rozdelení '1 'alebo '0 "na Q meta_DFF. Ak budem používať parametre metódy, zdá sa, že ak buď 1 DIN (i) bol setup / hold porušenie, bude celý Qout na REGX byť aktualizovaný s náhodnou hodnotou, kde nie je žiadúce ako ostatné Din (i) nemajú skúsenosti setup / držať porušovania ľudských práv. Sa odporúča nepoužívať pre slučka v HDL, takže akýkoľvek náznak pri riešení tohto problému v Verilog vytvoriť rovnakú funkciu ako VHDL nižšie? REG_X: for i in 0 až X_LENGTH vytvárať REGX: meta_DFF Port Map (CLK => CLK, D => Din (i), reset => reset, Q => Qout (i)); koniec vytvárajú;