Udalosť simulácie Výsledky otázku?

[xiongdh]

////////////////////////////////////////////////// /////
style1:
reg reg_temp1, reg_temp2;
počiatočné
začať
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
koniec
Vždy @ (posedge hodiny)
reg_temp1 <=! reg_temp1;

Vždy @ (posedge Hodiny & reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /////////////////////////////////////////////////// /////
style2:
reg reg_temp1, reg_temp2;
počiatočné
začať
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
koniec
Vždy @ (posedge hodiny)
reg_temp1 <=! reg_temp1;

Vždy @ (posedge hodiny)
if (reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /
simulačný nástroj s Verilog-xl
simuláciu výsledok nie je rovnaký.s štýl 1. vlny z dvoch signálov je rovnaká.sa štýlom 2 reg_temp1 's frekvenci je dva krát z reg_temp2.
Prečo sa to stalo ????????????

 

[khorram]

To je v poriadku.Prosím vysledovanie týchto prípadoch:

V style1:
Prvý vždy spôsobí, že "reg_temp1" přepíná keď "hodiny" dvíha.Druhý vždy zmysly stúpajúcu z reg_temp1 a hodiny.Vzhľadom k tomu, že zadanie na reg_temp1 vykonáva v delta čas, tak sa vždy podmienka bude pravda, v tom čase reg_temp1 rised.inými slovami, vzostup signál môže byť detekovaný ako rovnaký čas modifikácie.Ale hodnota tohto signálu nemožno.

V style2:
Prvý vždy spôsobí, že "reg_temp1" přepíná keď "hodiny" dvíha.Ale na druhej vždy len stúpa pocit z hodiny a kontrolovať hodnoty z reg_temp1.Nová hodnota sa reg_temp1 nie je platný v stúpajúcej z hodiny a predchádzajúce hodnoty sa reg_temp1 budú zohľadnené.

Pozdravy,
KH