Učenie testcases v Verilog

[satishkumar]

HI, IM PLANNIG UČIŤ TESTCASES v Verilog. SO ANYBOBY S DOKUMENT PLZ poslať mi. KSVLSI@GMAIL.COM Je naliehavejšia je veľmi užitočná pre ME, či niekto mi poslal

 

[kel8157]

To je príliš všeobecné. Možno budete musieť prečítať si cudzí jazyk Verilog prvý.

 

[shiv_emf]

learning testcases! U potrebujú NT. U písať testcase po zistení / analýzy design. Št niektoré ciele testu. preto u hav to vyskúšať ... Myslím, že u chcela naučiť testbenches skôr testcases Shiv

 

[kuseraj]

Prvé U Naučte skúšobnej stolice, podľa ur designu u zápisu prípadoch rohu testu

 

[satishkumar]

im silný v Verilog a písania testbenches. Viem, že účelom testcase a schopní písať tak plz help pokiaľ ide o dokumenty sa naučiť s vysokým obsahom testcases

 

[WzWzWz]

Myslím, že testcase je závislá na reálne aplikáciu, mali by ste písať a učiť sa s čipom špecifikáciou.