sythesis bez optimalizácia

[xworld2008]

Píšu bránou úrovni kódu s knižnicou poskytované lejárskym, chcem k syntéze bez optimalizácie, proste len potrebujete preložiť do brány netlist.
ako to môžem urobiť?

 

[masai_mara]

To závisí na tom, aké nástroje systhesis Pouľívate zvyčajne nástroj bude mať niečo ako ne optimálny variant, ktoré si môžete vybrať, alebo musíte použiť systhesis pragmas uznané väčšinu nástrojov na presadenie no-optimalizujete na vykonávané logiky.

 

[heartfree]

Ak sa v DC,
1.knižnica,
2.prečítať v bráne úrovni kód;
3.write mimo netlist
OK.

 

[xworld2008]

i použitie DC to syntetizovať tento kód, chcem syntheis ju "zostaviť" command.
i použitie príkazu:
"Kompilácia-map_effect nízka-no_design_rule"
, Ale aj zistiť, že výsledok je optimalizovaný alreadly, kto môže povedať, že mi, ako vyriešiť tento problém s "kompilácia"
command ", ktorá sa aj možnosť, budú musieť pridať?

 

[eda_wiz]

vynaložia všetko svoje knižnici konkrétny príklad v jednom module.kým zostavovaní top modul pridať

dont_touch MODULE_NAME_LIBRARY_SPECIFICak sú všetky vaše konštrukcie je ako netlist ...

skúsiť

Read-netlist-format Verilog FILE_NAME

 

[heartfree]

Prečo musia "kompilácia" príkaz sa používa?
Som zmätený.