C
choonlle
Guest
Píšem môj kód Verilog 2001. Môžem použiť SystemVerilog v skúšobnom kódovanie pre overenie môjho RTL kód Verilog 2001? Vďaka.
A
aji_vlsi
Guest
[Quote = choonlle] píšem môj kód Verilog 2001. Môžem použiť SystemVerilog v skúšobnom kódovanie pre overenie môjho RTL kód Verilog 2001? Vďaka. [/Quote] Samozrejme je to možné, uvádzame niekoľko príkladov v našom POHODLNÉ papiere, knihy atď Pozri www.noveldv.com alebo www.systemverilog.us pre detials Ajeetha, CVC www.noveldv.com
S
salma ali bakr
Guest
Jo SystemVerilog môže byť použitý pre tvrdenie, skúšobnej stolici generácie a dokonca aj v dizajne
C
choonlle
Guest
Čo je to tvrdenie?! Môžete mi to vysvetliť viac o tom.
S
salma ali bakr
Guest
to viete u kľúčového slova "tvrdí" v VHDL je to len spôsob, ako zistiť u v prípade splnenia určitých podmienok došlo alebo nie, alebo inými slovami, určité vlastnosti v návrhu dochádza alebo nie, napríklad ak u povedať, VHDL: [b ] ASSERT (jasný / = 1) Správa "je jasné, set!" závažnosť varovanie, [/b] To znamená, že chcete, aby sa u tvrdenia o hodnote jasné, či je jasné, '1 ', potom tvrdenie je nepravdivé a správy, alebo správy budú zapísané na znamenie, že: "je stanoviť jasné! " , A že úroveň severness tohto stavu je varovanie, ak nie je jasné, '1 ', potom sa nič nestane, alebo v PSL napríklad: tvrdí, vždy (A a B) To znamená, že u vždy chcú skontrolovať, či A a B sú pravdivé zároveň, ak sa tak nestane, potom ako tvrdenie alebo vlastnosť hodnotu false Dúfam, že bolo jasné, neváhajte sa opýtať viac
Dúfam, že bolo jasné, neváhajte sa opýtať viac
D
darylz
Guest
Viac nájdete v diskusii na toto http://verificationguild.com/