M
mendozaulises
Guest
Hi All,
Napadlo ma, či existuje rovnocenná metóda upresniť hdl_path v systemverilog rovnako ako v Specman.
V specman môžete definovať ďalšie.
jednotka myunit (
....
);
myunit.hdl_path () = "top.decoder";
a potom niečo takého
platnosť myunit.data = 35;
kde sú údaje could typu reg vnútri dekodéra inštancie.
Teraz sa nemôžem urobiť to isté v systemverilog pomocou rozhrania, pretože keď to urobím ďalší
priradiť myInterface.data = top.decoder.data;
odtiaľ do testbench
myInterface.data = 25; premennú na rozhraní bude upravená, ale fyzikálna veličina na "dekodér" inštancie nebudú ovplyvnené.
Existuje spôsob, ako prinútiť vnútorné registra RTL, bez povinnosti uvádzať celú hierarchiu zakaždým, keď chcete tento modifié registrovať?
Napadlo ma, či existuje rovnocenná metóda upresniť hdl_path v systemverilog rovnako ako v Specman.
V specman môžete definovať ďalšie.
jednotka myunit (
....
);
myunit.hdl_path () = "top.decoder";
a potom niečo takého
platnosť myunit.data = 35;
kde sú údaje could typu reg vnútri dekodéra inštancie.
Teraz sa nemôžem urobiť to isté v systemverilog pomocou rozhrania, pretože keď to urobím ďalší
priradiť myInterface.data = top.decoder.data;
odtiaľ do testbench
myInterface.data = 25; premennú na rozhraní bude upravená, ale fyzikálna veličina na "dekodér" inštancie nebudú ovplyvnené.
Existuje spôsob, ako prinútiť vnútorné registra RTL, bez povinnosti uvádzať celú hierarchiu zakaždým, keď chcete tento modifié registrovať?