SystemC versus SystemVerilog

[jimjim2k]

Nazdar

Jedná sa o jednoduchú otázku:

Existuje nejaký lepší výkon SystemC nad SystemVerilog alebo naopak?

Vo svete MULTI-DICIPLINARY programovacie nástroje a prístupy, ktoré SYMBIOSYS zo systémov, architektúry a APPLICATIOSN GO TO BE reálnejšie ako kedykoľvek predtým, ..
Čo si myslíš o ďalšom z SYSTEMC A SYSTEMVERILOG?

JE TO SPRÁVNE opýtať na väčšinu každého nad ostatnými?

Myslím, že existuje bod, rovnovážny stav, ktorý predpokladá existenciu oboch systemC a systemverilog vedľa dobrých konverzných nástrojov, ako sú X-Tek X-HDL.tnx

 

[omara007]

Myslím, že hlavné aspekty SystemVerilog nad SystemC spočíva v tom, že je to väčšia predvídateľnosť synthesizable byť v blízkej budúcnosti ..zároveň existuje veľa prekážok na budovanie spoľahlivý nástroj pre syntézu logických SystemC ..
Preto, SystemVerilog môžete napísať rovnou forword tok z systel-designu na úrovni GDSII ..zatiaľ čo u SystemC, u musieť znova vynalez kolo-ur raz urobiť zo systému na úrovni RTL-..
Dobrú vec o SystemC je, že veľké spoločnosti, hybnou silou je obrovský ..tak, že prišiel na trh s mnohými podporovaných dobré nástroje ..hlavne, že je to založené na C ..a všetci vieme, že GCC je skutočne profesionálny nástroj zadarmo ..v rovnakej dobe a nemôže nájsť podobný nástroj pre SystemVerilog ..

 

[jjww110]

systemc je vhodná pre model, a systemverilog v kombinácii s overovanie konštrukcia jazyka

 

[omara007]

Tip:
SystemVerilog má workshop v súčasnom dizajne Automatizácia konferencii v Santa Clara v najbližších pár dní ..