SystemC a systemVerilog

E

elvishbow_zhl

Guest
Mohol by mi niekto povedať, o rozdiele a vyhliadky na SystemC a systemVerilog.Zdá sa, že SystemC je podporovaný Cadence a SystemVerilog od Synopsys.a obaja sú vytvorené pre systém a RTL a overovania.

 
SystemC:
1) na základe C
2) sa používa na návrh systému
3) je užitočné v systéme overovania
4) je užitočné, aby model systému, v úrovni operácií
5) užitočné pre hardware / software co-design a čo-overovanie
6) podmnožina C
7) Vykonávanie simulátora (C kompilátor) je voľne k dispozícii<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Chladný" border="0" />

Architektonický návrh a verifikácia

SystemVerilog:
1) sa používa pre design Hardware
2) sa používa, keď sa budeme overovať blok-úroveň prevedení
3) je nadmnožinou tradičné Verilog
4) môže byť použitá na RTL a Gete úrovni opisy
5) pridáva mnoho funkcií pre podporu overenie (napr. tvrdenie)
6) pridáva mnoho funkcií, od VHDL, ktoré chýbali v Verilog
7) RTL & Gate úroveň návrh a overenie

RGDS
KH

 
Systém C - transakcie na úrovni modelovanie
Systém Verilog - úroveň signálu modelovanie

 
Mimochodom,
Aká je úroveň transakcia definitívne znamená?
Ako viem, v toku design ASIC: tam sú len
SPEC-> správania-> RTL-> GATE-> Transistor

 
Transakčné úroveň model je práve pre overenie alebo simulácie, to jednoducho je dátový model ovládania.
A páči sa mi používať systemverilog, pretože použitie SystemC je čo-simulácia, je potrebné dvoch nástrojov a dvoch jazykových spustiť.a systemverilog je nadmnožinou Verilog, takže to len jeden nástroje a jeden jazyk, myslím, že to bude mať malú otázku.

 
SystemC Hlavnou výhodou využiť z C jazyka.
ale to je ťažké pre HW designer sa učiť.
Teraz kadencie pridať nejaké verifiction knižnice ako SCV, CVE a VIC,
zameriavajú na RTL / čipe / blok verifiction.
PEPOLI môže odkazovať jednu knihu s názvom "advaced overenie"
Systém Verilog, v súčasnosti sysnopsys je vodca.
ale teraz som nenašiel Křaplavý licencie,
dúfam, budúci rok má spoločnosť bude upgrade na 2005.06.sigh ....
je nahradiť e a vera.

 
SystemC predovšetkým pre systémové úrovni Design, architektúra Opis a overenie systému na úrovni.
Systém Verilog Nové funkcie, ako je tvrdenie, a ďalšie dôležité vlastnosti pre dizajn, rovnako ako verifiction.

 
khorram má úplnú pravdu, by rád poukázal na pár vecí tu.
1.SystemC hasnt bola preukázaná dobrá s RTL
2.SystemVerilog vyhýba PLI prekážok na ceste k dobrej miere, v porovnaní s SystemC alebo HVL.To môže zvýšiť rýchlosť simulácie ohromne.Hladké rozhranie medzi RTL a Testbenches & i simulátor
3.DPI je ďalšie funkcie pre SystemVerilog
4.Z programátorov hľadiska SystemC je najlepšie pre overenie, ale SystemVerilog bude jeden až zostať dlho

 
SystemC je zabudovaný do mnohých simulátorov teraz, vrátane ModelSim a Aldec.To znamená žiadne PLI a žiadne spomalenie behu.

C pákový efekt pre SystemC by nemala byť podceňovaná.Ak ste sa ísť písať rovnakou overovanie Suite v SystemC a SystemVerilog, verím, že verzia SystemC by bolo oveľa jednoduchšie a rýchlejšie napísať.Plus, pretože jeho natívne C , môžete zahrnúť C-modely, alebo ako zo systémov ľudí a získať veľa pevnejšiu väzbu na zámer návrhu.A pretože jeho C , môžete si dať SW chlapci príklady pracovného kódexu stavať preč, a môžete použiť Stand-alone kernal na rozhraní ovládača a vlastne používajú rovnaké overovací kód riadiť emulácia a čip validácie v lab.Je páry i proti prúdu a po prúde.SystemC je ťažké sa naučiť, a to, čo som sa už zmienil, nie je triviálne robiť, ale pomohol nám ohromne.

To bolo povedané, mám tendenciu sa domnievať, že ľudí, ktorí používajú Verilog bude nakoniec používať SystemVerilog a užívateľ VHDL skončí pomocou SystemC, takže obaja budú čo-existovať, kým ďalšia najlepšia vec comes spolu.

Samir

 
Sme Verilog užívateľov a sme nakoniec s SystemC-Verilog cosimulation.
To je pravda, že (pre Cadence nástroje pre istotu), neexistuje žiadny jazyk-na-jazyk réžia pre SystemC-Verilog cosimulation, takže celá DPI veci nie je výhoda, ale problém (rýchlejšie sa potom PLI, ale napriek tomu ...) pre SystemVerilog.
V súčasnej dobe sú ľudia začať používať SytemVerilog len na účely overenia, že nie je široko používa pre design zatiaľ kvôli non-kompletný nástroj pre podporu (dokonca s Synopsys sada nástrojov).
V medziobdobí sa SystemC široko používaný pre úroveň modelovanie arhitecture a iterácií, TLM (transakcie na úrovni modelovanie) sa stane neoceniteľným súčasťou design flow.
SystemC a SystemVerilog prekrytie na overenie oblasti.Kvôli overenie zložiek opakovane prostredníctvom rôznych úrovní zložitosti (od block-úrovni systému-úroveň overovania) nikto zmesi SystemC a SystemVerilog overenia na rovnakom projekte.
Moja stávka je SystemC (nielen s VHDL a to nielen v non-USA).Je to proste otvorenejší, čip, jednoduchšie mix všetky C / C dedičstva, ideálny pre architektúru rozvoj, hw-sw co-rozvoj.
Nevidím žiadnu výhodu SystemVerilog má cez SystemC pre overovanie účelu.A keď urobíte všetko, okrem RTL kód v SystemC, automatické generovanie nástrojov, RTL kódu už sú vo fáze vývoja.
Čo je zaujímavé je používanie UML v celej hre ...

 
Máte nejaké odkazy na použitie UML s SystemC?Nepočul som o žiadne úsilie v tomto smere, ale to znie zaujímavo!

 
Citácia:

Máte nejaké odkazy na použitie UML s SystemC?
Nepočul som o žiadne úsilie v tomto smere, ale to znie zaujímavo!
 
Existuje niekoľko článkov, možno budete chcieť stiahnuť formulár na webe, som sa snažil nahrať, ale moja sieť som, t dovolené.ich mená sú:

UML modelov SystemC
SystemC kód z modelov UML

sú tak na PDF

 
Myslím, že jediný rozdiel je, ktorý z nich je supportted lepšie softvér EDA, pokiaľ Cadence a Synopsys všetky deklaroval, že SV vyhrať, potom SV vyhrať.Ale ich súťaží, NS prednosť SC a VCS radšej SV, tak ktorý z nich je lepší, závisí na tom, ako budú podporované a popularizoval

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top