Systém C & systém Verilog

[mssajwan]

o systém vzdelávania Verilog 1. http://www.veritools.com/industry_solutions/overview.html 2. http://www.doulos.com/knowhow/sysverilog/tutorial/ pre systém vzdelávania, C 1. http://www.forteds.com/systemc/index.asp

 

[rakesh_aadhimoolam]

http://www.asic-world.com/systemverilog/index.html , je tiež dobré miesto

 

[matthew_wang]

Aký je rozdiel medzi SystemC a systém Verilog? vďaka

 

[mssajwan]

Dobrý deň, systém C a System Verilog obaja sú na úrovni systému modellinbg jazyk. hovoriť veľa differnce je ťažké, pretože sa bude líšiť. ako sa používajú predovšetkým pre overenie na úrovni SOC. Systém C je dobré v modelovaní výpočtových modelov, zatiaľ čo systém Verilog sa nachádza v blízkosti Verilog (systém Verilog je nadradený Verilog), obaja majú C + + fatures. teraz je až používateľ využiť,

 

[sumit_techkgp]

SystemC je plnohodnotným OOP jazyk, zatiaľ čo SysteVerilog nie. SystemVerilog je dobré pre RTL navrhovanie a modelovanie. SystemC je dobré pre harwdware-software co-simulácie

 

[lovou]

Som začiatočník v SystemVerilog, mohli by ste mi odporučiť 1 alebo 2 ruky knihu sa to naučiť? Mám dizajn hardvéru skúsenosti a znalosti VHDL, chcú začať sa dozvedieť viac o Verilog HDL.

 

[krishna_1980]

SystemVerilog pre overenie Chris oštep a IEEE manuál (je k dispozícii v edaboard) sú dobrým materiálom pre začiatočníkov

 

[darylz]

obe sú dobré ... ale vyzerá SV je pre overovanie a SC je pre modelovanie ... Moja otázka znie: Môžem simulácia môj model SC v SV teste ENV?

 

[neoflash]

niekto mohol navrhnúť dobré webové stránky, s dobrým príkladom kódy pre C premiéra na simuláciu systémov na úrovni?

 

[polu]

Podľa mojich vedomostí SystemC je jazyk iba s modelmi .. to nebude odvolanie všetko, čo môže byť realizovaný ako hardvér ... Kde, ako systém Verilog je pre realizáciu hardvér a je to funkčné overenia.