Syntéza stavového automatu Verilog

[ashgun]

Ahoj chcem vedieť o sythesis štátnej stroj v Verilog. v podstate povedať, že CASE syntetizuje multiplexer a používame CASE vyhlásenie automaty tiež, takže si každý subjekt, povedz mi, čo to bude vyzerať v hardvérových prostriedkov pomocou muxes brány alebo nejaké vyššej úrovni blokov. Môže niekto dať diagram s týmito blokmi, môže mať akýkoľvek malý štát stroj.

 

[rameshsuthapalli]

Dobrý deň, bude case byť prevedené do MUX obvykle, ale v niektorých prípadoch, ak u nejaké zložité knižnice buniek, s ktorým môžeme realizovať rovnaké case, a majú menšie meškanie v porovnaní s MUX potom nástroj, ktorý bude mať komplexné bunkovej a bude implementovať logiku. ide, ramesh.s

 

[vinodkumar]

Ahoj, ja viem, že keď sme sa syntetizujú dostaneme netlist pre písomnú kódu, ale je pevne THT pre prípad statemnt dostaneme MUX atď, ak áno, môžete plz poskytnúť podklady pre THT becoz to dopadá dobre intervies otázku očakávať HW. bye.