Synopsys týždeň lib generácie pomoc

[rakeshnunna]

ahoj, chcem vytvoriť. knižnice pre vlastné bunky IO a niektorých analógových blokov. Cieľom je používať. Libs v Astro pre načasovanie riadené P & R. Chlapci sa u poznať všetky methadology, ako to možno urobiť. Thx v predstihu

 

[spauls]

Dont použiť ASTRO pre výrobu, použitie Stretnutie pre lib generácie.

 

[rakeshnunna]

Ahoj spauls, dont Vo majú stretnúť ako v mojej spoločnosti máme Synopsys tok a chcem použiť. Libs v Astro, Astro nemali vytvárať pomocou

 

[rajesh9999]

Generovanie. Lib súbor nie je ľahké. Je potrebné spustiť niekoľko korenie beží na GDSII (layout) z bunky / makro. Štatisticky odmietnuť tie, ktoré nepatria do 2 std odchýlok. To, čo musíte urobiť pre rôzne vstupné cofigurations / input / výstupných slews zaťaženia a musí byť schopní dať výsledky výstupov korenie behu (tj oneskorenie hodnoty) z týchto niekoľkých stoviek korenie beží vo formáte týždeň lib štýlu pomocou skriptoch. To je najlepšie ponechať na profesionálov (Knižnica predajcovia alebo knižnica tím v spoločnosti). Musíte sa opýtať je pre. Lib, a to pokúsiť sa vytvoriť sami.

 

[aravind.b]

generovanie. lib súbor nie je ľahké. a nemôžeme vytvárať. lib pomocou Astro, pomocou korenie (H-korenie z Synopsys) simulácie môžeme generovať týždeň libs

 

[rakeshnunna]

U všetkých mojich digitálnych blokov Mám. Lib prichádzajú od dodávateľov. Mám nejaké vlastné informačných povinností v dizajne. Tieto zákazkové IO sú podobné regualr TSMC povinností, ale nejaké ďalšie kolíky (piny strop je k dispozícii). Chcem vytvoriť. Knižnica pre to, aby som mohol dať hodnoty pin čiapky na astro.

 

[rameshsuthapalli]

Ahoj, tam sú niektoré nástroje, ktoré sa prevádzajú na korenie časovej informácie do súboru *. Lib formate, ktoré budú podporované nástroje. S pozdravom, Ramesh.S

 

[username1]

Zdravím všetkých - mám tiež záujem o dobrý spôsob, ako vytvárať lib súbory pre mixed-signal blokov ako ADC PLLs, atď Má niekto odporúčania na dobré prístupov a nástrojov pre toto.? Vďaka!

 

[jpvSoccer]

Ahoj, ak viete, že tam bude len malé zmeny, ktoré ste mohli urobiť nasledovné: kópia yourReal.lib do libHeader.lib otvorené libHeader.lib a vyhľadajte prvý mobilný popis

 

[username1]

OK ďakujem jpvSoccer. Súhlasím s tým, ručné editácia môže byť potrebné. Poznáte nejaké dobré nástroje, ktoré môžu byť použité okrem ručné úpravy? Cadence SoC Stretnutie umožňuje generácie špičkovej úrovni. Lib súbory, ale samostatný softvérový nástroj, bude pravdepodobne potrebné na vytvorenie príponou Knižnica pre jednotlivé analógové súčasti väčšieho systému.

 

[jpvSoccer]

woops ... hit zlý kľúč ... Ahoj, ste pripravení na ****? Ak viete, že tam bude len malé zmeny, si to mohol urobiť nasledovné: kópia yourReal.lib do libHeader.lib otvorené libHeader.lib a vyhľadajte prvej bunky Popis Vymazať všetko od prvej bunky do posledného riadku a súbor uložte zmeny názov knižnice (v hornej časti) na yourReal.lib kopírovanie myNewCell do myCell.lib otvorené myCell.lib a vyhľadajte bunku, ktorá je podobná vašej novej bunky odstrániť všetko nad touto bunkou goto koniec bunky a odstrániť všetko, čo pod touto bunkou zmeniť myCell.lib, aby odrážal zmeny kopírovať libHeader.lib do myNewLib.lib otvorené myNewLib.lib a obsahujú aktualizované myCell.lib byť istí, že "koniec" súboru správne teraz vyskúšať si byť istí, že máte správnu syntax v súbore

 

[username1]

OK ďakujem. Ak niekto môže odporučiť komerčný softvér alebo metódy používané u veľkých firiem, ktoré by bolo skvelé.

 

[jpvSoccer]

Dobrý deň, pozrite sa na slobodu NCX z Synopsys

 

[bharat123]

sme použili ELC (stretnúť knižnice charakterizácia) pre lib. Tvorba a jeho skutočne peknú jeden a používa mnoho veľkých značiek!

 

[username1]

Použil som aj ELC - funguje to dobre pre digitálne štandardných buniek, ale nie je určené na vytvorenie lib súbory pre mixed-signal blokov, ako sú PLLs ADC, atď.

 

[raju3295]

u možno použiť PT pre generovanie lib, to je známe ako model extrakt časovanie,

 

[nav_vlsi]

môžete urobiť ľahko PT-PX poskytnúť máte Verilog, SDC a spef súbory si pt skript bude vyzerať takto. read_verilog read_parasitics zdroj sdc nastaviť prevádzkové podmienky extract_model prosím urobiť nejaké domáce práce a vytvárať vhodnú pt skript. To je len poskytnúť predstavu o probléme, tento kus skriptu je neúplná.