std_logic_vector na celé číslo vo VHDL

[dumindu89]

Ahoj Snažím sa previesť std_logic_vector na celé číslo. Tu je, ako som sa std_logic_vector k celému číslu konverziu.

knižnica IEEE; použitie ieee.std_logic_1164.all; použitie IEEE.NUMERIC_STD.ALL, jednotka programmable_divider je port (CLK: in std_logic; clk_out: mimo std_logic; divide_value: v std_logic_vector (9 downto 0)); end programmable_divider; architektúra Behaviorálne z programmable_divider je signál čítača, programmable_divide: integer: = 0; začína programmable_divide

 

[dftrtl]

Môžete potvrdiť, aký je presný výstup výsledok, ktorý ste pozorovali?

 

[alexan_e]

Myslím, že chyba je pravdepodobne dôsledkom realizácie čítače / delič skôr ako konverzie.

 

[dumindu89]

Tu je úplný kód .. [Syntax = VHDL] knižnica IEEE; použitie ieee.std_logic_1164.all; použitie IEEE.NUMERIC_STD.ALL, jednotka programmable_divider je port (CLK: in std_logic; clk_out: mimo std_logic; divide_value: v std_logic_vector (9 downto 0)); end delič , architektúra Behaviorálne z deliča je signál čítača, programmable_divide: integer: = 0; začína programmable_divide

 

[pini_1]

Ahoj Snažím sa previesť std_logic_vector na celé číslo. Tu je, ako som sa std_logic_vector k celému číslu konverziu. Ale to nebola dal správny výstup, keď zadám 4 ako binárny (0000000100) v simulácii cez Quartus II 7.2 (Zariadenie je: MAX II EPM240T100C5). Myslím delič by mal rozdeliť CLK by 4. Namiesto toho som si všimol asi priepasť 5 alebo 6. Prosím, pomôžte mi vyriešiť tento prípad

Možno budete chcieť pozrieť na nasledujúce odkazy, ktoré si myslím, že vám môže dať určitú predstavu a pekné príklady:. "... V prepočte verilog na VHDL, táto funkcia. Vzhľadom k tomu, že je jednoduché napísať, som sa neobťažoval pozrieť knižnicu, ktorá má túto funkciu kód VHDL, pre tento konverzný funkcie, je uvedený nižšie:. funkcie unsigned_to_logic_vec unsigned) return std_logic_vector je ... " + + + P :/ / bknpk.no-ip.biz/my_web/MiscellaneousHW/vhdl_function_convert_unsigned_to_std_logic_vec.html "... Ladenie VHDL conv_integer funkcie." Niekedy funkcie havaroval (pomocou GHDL bez VHDL simulátor): + + + p :/ / bknpk.no-ip.biz/my_web/MiscellaneousHW/vhdl_conv_integer_debug.html