Spartan 3e Štartér Kit - Need Help!

[Mystery2703]

Nazdar,

Som veľmi novým FPGA a snaží moje najlepšie učiť sa.Som napísal jednoduchý program Verilog blikať kontrolka LED na Spartan 3e Odľahčenú kit.

Pre a odosielanie výsledkov simulácie sa zdá v poriadku, ale keď som mapuje bit stream na FPGA LED zapne, ale nemá blikať.I dont pochopiť, čo robím zle.Môže byť vy môžete pomôžte mi!

Modul beep1 (CLK, SPK);
vstup CLK;
SPK výstup;
parameter clk_divider = 50000000/440/2;

reg [20:0] tón = 0;
Vždy @ (posedge CLK) tón = zvonenia 1;reg [14:0] counter = 0;
Vždy @ (posedge CLK) if (protizáruku == 0) counter <= (zvonenia [20]? Clk_divider-1: clk_divider/2-1);
iný counter <= counter-1;

reg SPK = 0;
Vždy @ (posedge CLK) if (protizáruku == 0) SPK <= ~ SPK;endmoduleJá používám na palube 50MHz hodiny ako môj vstupného signálu "CLK" a výstupný signál "SPK" je spojený s LED na doske.

 

[zape]

Nejsem oboznámený s Verilog, čo je hodnota ste naloženia v boji, keď sa proti 0?.

Čo je požadovaný blikajúci frekvencia?

 

[Mystery2703]

Ďakujeme za vašu odpoveď Zape

Som ložnej signál "SPK" hodnotu, ak je proti nula.a blikajúci frekvencie je cca 440Hz.

Vlastne som sa pokúsil jednoduchý program a pokiaľ by viedlo blikať pri MSB signálu X [15] toggel (X je kladné incrementing na hrane na palube 50MHz hodiny), ale z nejakého dôvodu dostane na LED a zostane v tomto stave.Na druhej strane výsledky simulácie sú OK.

Overil som si čas aj ako signál ruuning pôvodný program starter kitu a jeho pracovné naprosto v poradku.

Predpokladám, že niečo v mojom programu alebo nastavenie !!!!!!Pridané po 2 minútachromiň, že som zle svoj dotaz .. zape

Som ložnej clk_divider - 1 do protizáruku, keď sa proti 0 inde clk_divider / 2 - 1

 

[j_andr]

Mystery2703 Napísal:

a blikajúci frekvencie je cca 440Hz

 

[Mystery2703]

Promiň, že som zle svoj dotaz .. zape

Som ložnej clk_divider - 1 do protizáruku, keď sa proti 0 inde clk_divider / 2 - 1Pridané po 18 minútachromiň, že som zle svoj dotaz .. zape

Som ložnej clk_divider - 1 do protizáruku, keď sa proti 0 inde clk_divider / 2 - 1Pridané po 1 hodina 30 minút:J by ste mal pravdu.I znížil blikajúci frekvencie a jej pracovné poriadku na palube.

Nebol som si vedomý minimálnu sadzbu blikajúci ľad.

Vďaka za pomoc

 

[zape]

Problém nie je na blikajúci sadzba pre viedli, problém je, že ľudské oči

 

[racman]

nazdar,

Som študent
5. rok EE a budeme mať problém v FPGA realizovať naše design a nevieme ešte FPGA...
Náš návrh je systém zaraďovania do frontu so zvukom počet výstupov, vstupné prichádza z tlačidla prepnúť a potom to bude zobrazovať pomocou ihličkové rovnako ako to hovorí, že číslo...
kvôli tomuto problému budeme používať FPGA vyrovnať sa s PCM a PWM sa zobrazí aktuálne zvuk...
môžete mi pomôcť tohto problému?... Čo FPGA a PWM, ktoré môžeme použiť na vykonanie tohto návrhu

vďaka za pomoc!...
^ _ ^