spôsob, ako vytvoriť register

[skycanny]

ahoj, všetci chlapci.Existuje nejaký spôsob, ako generovať regisers v CPLD alebo FPGA, s výnimkou použitia "signál" a "DfF" instance?

Any help would be appreciated!

 

[Iouri]

Čo je zle woith pomocou "signál", alebo čo sa snažia implimentat?

 

[gliss]

By ste mali byť schopní vytvoriť inštanciu predajcovia RAM v zariadení priamo.

 

[eva ali Bakr]

dobre ... u môže zaregistrovať urself,
pozri tento kód:

////////////////////////////////////////////////// /////////////////////////////////////////
knižnica IEEE;
ieee.std_logic_1164.all použitie;
ieee.std_logic_unsigned.all použitie;

-------------------------------------------------- --

jednotka je reg

generic (n: natural: = 2);
port (I: in std_logic_vector (n-1 downto 0);
clock: v std_logic;
zaťaženie: v std_logic;
jasne: v std_logic;
Q: out std_logic_vector (n-1 downto 0)
);
koniec reg;

-------------------------------------------------- --

architektúra behv na reg je

signálu Q_tmp: std_logic_vector (n-1 downto 0);

začať

Proces (I, hodiny, zaťaženie, číry)
začať

Ak jasné = '0 ', potom
- Použitie 'v rozsahu signálu assigment
Q_tmp <= (Q_tmp'range => '0 ');
elsif (hodiny = '1 'a clock'event), potom
Ak zaťaženie = '1 ', potom
Q_tmp <= I;
end if;
end if;

end process;

- Súčasné vyhlásenie
Q <= Q_tmp;

koniec behv;////////////////////////////////////////////////// ///////////////////////////////////////

(u môže zmeniť v závislosti na potrebách ur, u nemusia mať všetky tieto vstupy napríklad, já dúfam, že sa u toho, čo chcete)

s pozdravom,
Salma: D

 

[SynKore Podpora]

Toto je verzia s Verilog, FYI:reg Q;
Vždy @ (negedge Rst_n alebo posedge CLK) begin
if (! Rst_n)
Q <= 1'b0;
else if (En)
Q <= D_In;
koniecMichael Zhang

==============================
Vaša Ideálne PCB Prototyping služby:
http://www.idealPCB.com
==============================

 

[ananth_anbu]

Hi ur odpovede užitočné aj mňa.ple povedz mi, ako vytvoriť inštanciu predajcovia RAM v zariadení priamo?

 

[eelinker]

V mene ---
non-recomended spôsob registra generácie je pomocou asynchrónneho method.plz nepoužívajte túto metódu, aj keď je to popísané v hnedej a veransic digitálne kniha logiky textu.
pozdravy