simulovaním VHDL designu do ldv5.1

[cganeshprabhu]

Nazdar,

I stiahnutie "výhrevnosť - kompletné - 5,1-S006" z kadence ftp serveri a mám nainštalované binarku.Je to len ncverilog alebo je možné simulovať VHDL vzorov tiež ..?

Snažil som sa s Verilog designu a simuluje úspešne.Ak je možné simulovať VHDL vzorov, prosím pomôžte mi v simulujúcemu design.
Moja cds.lib vyzerá takto:
------------------------------------
definovať worklib. / worklib

Moja hdl.var vyzerá takto:
-------------------------------------
softinclude $ CDS_INST_DIR / tools / inka / súbory / hdl.var.

V synatx ktorá i použité pre výpočet je:
-------------------------------------------------- ---
ncvhdl-správy xor.vhd-práca worklib-HDLVAR. / hdl.var-cdslib. / cds.lib

Som chyba takhle ......
ncvhdl: 05.10-S006: (c) Copyright 1995-2004 Cadence Design Systems,
Incncvhdl_p: * F, NOLSTD: logická knižnica meno STD, musí byť viazané na návrh knižnice [11,2].

Prosím, pomôžte mi pri riešení tohto problému.

Pozdravy,
Ganesh

 

[aji_vlsi]

cganeshprabhu Napísal:

Nazdar,Som chyba takhle ......

ncvhdl: 05.10-S006: (c) Copyright 1995-2004 Cadence Design Systems, Inc

ncvhdl_p: * F, NOLSTD: logická knižnica meno STD, musí byť viazané na návrh knižnice [11,2].Prosím, pomôžte mi pri riešení tohto problému.Pozdravy,

Ganesh