Simulácia ans syntéza v Quartus II vs Modelsim

[shnuk]

Ahoj všetkým, som napísal Verilog kód ModelSim, ktoré popisujú hodiny delič až 5, som sa simuláciou overiť, že kód je správne. Potom som vzal tento kód Quartus, aby sme zistili RTL schéma. aby bolo možné zistiť RTL schéma by som zmeniť kód, kód, ktorý som napísal, neprešiel syntézu. Mám 2 kódy vždy riadil rovnaký výstup. V ModelSim to funguje dobre, v Quartus nie, som citlivá zoznam zmien od Vždy @ (poedge hodiny, reset) vždy @ (poedge hodiny, negedge reset). Prečo tam je iný? Má kód, ktorý som napísal pre FPGA Alter bude spolupracovať s Xillinx taky? Aký je rozdiel medzi "ModelSim-Alter 6,1 g (Quartus II 7,2) Web Edition" a "Modelsim SE 6.6b"? Vďaka vopred

 

[vipinlal]

Nemusí byť presné odpovede na svoje otázky, ale ja sa poznamenať si niektoré body: 1) Každý kód, ktorý pracuje v simulácii nie je istý, prejsť synthesis.Simulation je softvérové ​​povahy (ako je C alebo inej vysokej úrovni jazyka) ale počas syntézy v prípade, že syntéza nástroj nie je schopný vytvoriť zodpovedajúce hardware pre HDL kódu, potom zlyhá. Napríklad "Počkaj na 100 ns" funguje, je simulácia, ale zlyháva v syntéze, pretože tento nástroj nie je schopný nájsť zodpovedajúci hardvér obvode sa za meškanie. 2) kód, ktorý písal pre Quartus FPGA bude pracovať na Xilinx FPGA väčšinu času. Ale to by malo byť hladké VHDL kód. Mám na mysli nemali by ste používať vendome špecifické vlastnosti alebo iné prvky v code.Then to nebude fungovať. 3) Skúste si, čo sa týka hardvéru pri písaní VHDL kódu. Dvakrát kliknite okraji žabky nie sú k dispozícii v FPGA, takže sa uistite, váš kód doesnt potrebovať niečo také. - Vipin http://vhdlguru.blogspot.com/

 

[permute]

Všeobecne platí, že dodávatelia ako "negedge reset". Nie ste si istí, na presné príčiny, ale mám podozrenie, že "posedge reset" prípad stáva ťažké, ak reset je hodnotený ako hodnotu 1. (Pre aktívny dolnej reset). Všeobecne, FPGA majú osobitné prostriedky používané na stopovanie. Pre vysoké rýchlosti hodín, mali by byť použité. Jej možným Xilinx / Alter budú schopní odvodiť niečo, ale jeho najlepšie, aby sa uistil.