SDF anotačního simulácia otázku

[elvishbow_zhl]

HI, všetky

po mojom syntéza neexistujú načasovanie porušovania v designe.
Potom som si SDF súboru a použiť sdf_annotate () v netlist simulácia pomocou ncverilog.

Ak návrh nemá SDF späť anotácie, simuláciu výsledok je správny

inak, keď som pridať sdf_annotate s SDF súboru, výsledkom je správna.

Čo by som mal urobiť, až sa nabudúce?

Vďaka ......

 

[rol73]

Vaša SDF súbor pochádza z post-layout cudzopasné ťažbu?

To nie je príliš čudné, aby našli nejaké porušenie v záverečnej post-layout simulácie: jediný možný tip je, aby stabilnejších možné vaše sinthesys procesu!

Používajte stále časovom obmedzení najhoršie, ako je potrebné: tak váš návrh bude stabilnejších!

 

[AlexWan]

Vo Vašom pre-simulácie, keď anotovať v SDF súboru, výsledok nespĺňajú vaše RTL simulácie.Vaša môžete skontrolovať súbor skriptu pre syntézu.Možno, že váš návrh nemôže splniť vašu požiadavku cyklu.

 

[lailiya]

porovnať svoju waveforms pred a po SDF anotácie, venovať viac pozornosti na konštrukciu inition.
Možná reset signál má nejaký problém.

 

[V]

lailiya Napísal:

porovnať svoju waveforms pred a po SDF anotácie, venovať viac pozornosti na konštrukciu inition.

Možná reset signál má nejaký problém.

 

[sandusty]

Než jsi skončil váš návrh, musíte prejsť bránou úroveň simulácie sa po rozložení SDF.Samozrejme, PT vám môžu pomôcť urýchliť načasovanie overenie.

Nemusíte mať čas na opätovné-syntéza všetkých vašich návrh znova.Mali by ste sa pokúsiť je v mieste-optimalizácia, ekologickej, pufer triedenie, klasifikovanie bufferi, ...prvý.

 

[eexuke]

Možná syntézu nástroj a simulačný nástroj použitia rôznych algoritmov pre výpočet timing.So má človek porušenie, ostatné nie sú

 

[gerade]

elvishbow_zhl Napísal:

HI, všetkypo mojom syntéza neexistujú načasovanie porušovania v designe.

Potom som si SDF súboru a použiť sdf_annotate () v netlist simulácia pomocou ncverilog.Ak návrh nemá SDF späť anotácie, simuláciu výsledok je správnyinak, keď som pridať sdf_annotate s SDF súboru, výsledkom je správna.Čo by som mal urobiť, až sa nabudúce?Vďaka ......

 

[Realtek]

Čo tým myslíš "výsledkom je nesprávne"
Ak váš SDF pochádzajú?
Ak váš SDF pochádzať z pre-sim (spustiť DC)
SDF, pak je to, čo chcete
Potrebujete dostal post-layout SDF
ak je to post-layout a SDF
čo myslíte, je simulácia Pattern kontrola chýb

Len zistiť vlnovú
(hradlové úrovni dohledat, recommande použitie Debussy)
mali by ste byť schopní nájsť timeing porušovania v vlnovú

zistiť, prečo sa to stalo, upravovať RTL alebo .....

 

[qjlsy]

Zvyčajne sa vstupy (netlist & SDF file) z post-simulácia je od backend rozloľenie výsledok.

V backend layout, hodiny stromov a skenovať logika bude vložený.V SDF z rozloženia Výsledkom je presné.

Ak stačí použiť výstup z dc, as
1. synthsys sa odhaduje (brať wireload napríklad) mnoho informácií nie je správne.V tejto situácii,
a to aj vás porovnaní dc načasovanie správy & PT načasovanie správy, ktoré sú tiež nie úplne súhlasí.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsmev" border="0" />