RTL Funkčné simulácia

[Vishwa]

Nazdar,

Mám lepšie vedomosti v RTL design pomocou Verilog / VHDL.Pracoval v rôznych projektoch.

Ale ja som veľmi nové funkčné simulácia RTL opisu.Mám pár otázok o tom, ako navrhnúť testbench nastavenia.

1.Aké sú úvahy, kým vytváranie testbench.

2.Ako na kontrolu vnútorných signálov a dizajnu

3.Ako overiť plnú funkčnosť a RTL návrh, ak má viac funkcií.

4.Aké je načasovanie simulácie.Ako to, že ispossible kontrolovať načasovanie návrhu na RTL úrovni.Myslím, že načasovanie môže byť jednou verifed bráne je vygenerovaný netlist.

Prosím pomôžte mi v tomto ohľade.Prosím, dajte mi vedieť, je, že každá kniha / tutor dozvedieť sa o RTL simulácie.Thanks in advance,

Viswa

 

[emil1985]

Nazdar,

Tu je zoznam niektorých kníh, ktoré vám môžu pomôcťísanie Testbenches: Funkčné Overenie HDL Modely, Second Edition by Janick Bergeron
Písanie Testbenches pomocou SystemVerilog by Janick BergeronNájdete druhá kniha na internete vo formáte pdf, ale asi je to bude kópie knihy.

S pozdravom.

 

[sree205]

Dúfajme,
že táto odpoveď bude východiskovým bodom pre ur otázky.

1.Aké sú úvahy, kým vytváranie testbench.
Aby bolo zabezpečené, že funkcie, pre ktoré je RTL je kódovaný je kontrolovaná správne a zabezpečiť, aby všetky časti RTL sú kontrolované.To sa vykonáva pomocou písania "funkčné pokrytie body" a tým, že zabezpečia, že kód je pokrytie 100%

2.Ako zistiť, či sa vnútorné signály o designu
V niektorých priemyselných vzorov, vnútorné signály sú kontrolované vôbec.Tomu sa hovorí čierna skrinka spôsob overenia.Zapouzdřit ak jej potrebné pre kontrolu vnútorných signálov, je najlepším možným spôsobom, ako urobiť, je pre prístup pomocou hierarchickej metódy v Verilog.

napríklad: ak inštancie modulu je u_add, a ak je signál nazývaný x, ktorá je prenesená na iný modul, jej možné buď na displeji je v TB a priradiť ho k signálu v najvyššej úrovni modulu tadiaľ .

priradenie x = (u_add.x)

3.Ako overiť plnú funkčnosť a RTL návrh, ak má viac funkcií.

buď napísať réžia testcases catering na jednu funkciu v čase, alebo napísať náhodný testcase stanovením obmedzení, že len také funkcie, ktoré majú byť kontrolované bude hit.

4.Aké je načasovanie simulácie.Ako to, že ispossible kontrolovať načasovanie návrhu na RTL úrovni.Myslím, že načasovanie môže byť jednou verifed bráne je vygenerovaný netlist.

časování simulácia sa vykonáva za pomoci iba netlist.nazývaný aj brána úrovni simulácie, že berie do úvahy oneskorenie spojené s konkrétnou bránami, ktoré sú tam v netlist a poháňaný podnetom k dut ako predtým.To je vyčerpávajúci spôsob kontroly pre načasovanie.Inplace tejto statické analýzy načasovanie je použitý v týchto dňoch, keď podnetom nie je zabezpečené, ale časování je kontrolovaná pomocou časování oblúky.

Pripomienky a korekcie sú vítané.

 

[saikat]

1.Prvý návrh overenie prostredia (balíky s požadovanými postupmi a funkcie, portmaps, architektúra konfigurácie atď), ktoré budú pripájať k vášmu dut a má rozhranie pre pripojenie testovacích prípadov.Vtedy návrh testovacích prípadov pre testovanie varius funkcie z dut.

2.Ak používate Modelsim, zobrazia všetky dostupné signály správania.Ale overenie správania signálu pre funkčné testovanie nie je dobrý postup, mali by ste mať textový verbose skúšobnej stolici ktorých výsledky testov ako textový súbor a môžete určiť, či výsledky testov zobrazením správy súboru.Ak niektoré veci pokazí, potom konzultovať waveforms.

3.Musíte designu réžia test prípadoch overiť funkčnosť každého z dut ak používate VHDL / Verilog.Sú dont mať náhodný podnet generácie funkcie, ako SystemVerilog.

4.Načasovanie simulácie so zvýšenou funkčné simulácie s bránou oneskorenie prístroja boli vzaté do úvahy.Pre Xilinx zariadenia, budete musieť vytvoriť. SDF súborov v ISE pre systémom časovania simulácie v Modelsim.Modelsim nebude zobrazovať vnútorné signály správania kým načasovanie spustení simulácie.

Veľa šťastia s overovaním

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Veľmi Happy" border="0" />