Rozpoznávania vzorov v Verilog (Word problém)

[kukurigu]

Štátna konečný stroj má jeden vstup a jeden výstup. Výstup sa stáva 1 a zostáva 1 potom, keď aspoň osem 0, nastali ako vstupy. Žiadne RESET - veľký problém! Ako navrhnúť túto v Verilog? ... alebo nápad na schéme Môžete mi pomôcť?

 

[bogdanm]

Možno som úplne nerozumejú Váš príspevok, ale myslím, že pridanie resetovacie vstup do štátnej stroj, ktorý stanovuje štátu do pôvodného stavu je možné tento problém vyriešiť. To ani nemusí byť synchrónny.

 

[kukurigu]

Problém je v tom, ako vyriešiť túto úlohu bez RESET!

 

[bogdanm]

Prečo by ste navrhnúť štátny stroj (ktorý obsahuje postupne logika) bez resetovacie vstup? Možno by si mal prehodnotiť svoj návrh.

 

[wllee]

Každý návrh môže pridať vráti na riešenie pôvodného stavu. Ak váš návrh nie je RESET vstup, možno môžete pridať power_up resetovacie obvod v návrhu.

 

[bogdanm]

Povedal by som, že každý návrh, ktorý používa sekvenčné prvky musia pridať reset signál, aspoň nastaviť predvolené stav ... Nemôžete jednoducho zapnutí sekvenčného obvodu a dúfam, že všetky jeho prvky sú inicializované tak, ako si prajete. Namiesto toho sa snaží nájsť spôsob, ako obnoviť stať strojom bez signál reset by som sa sústrediť na to, ako by som mohol pridať signál reset na okruh.

 

[kukurigu]

Súhlasím s vami, ale otázka znie: je to možné bez zapojenia POR a resetovací vstup.

 

[bogdanm]

Dalo by sa snáď skočiť späť na konečný stav do pôvodného stavu po rozpoznávanie algoritmus zistil vzor. To bude fungovať bez resetu, ale neviem, ako budete dajte počítač do pôvodného stavu, bez reset ...

 

[shell3]

Vlastne verzia Verilog bude fungovať, ako je uvedené nižšie, pretože "shift", začne s "X", po ôsmich nuly sú posunuté na von pôjde HI HI a zostať navždy. Brána verzia nebude fungovať, pretože "Shift", môže obsahovať ľubovoľné hodnoty 0-255. Výsledkom bude správne len vtedy, keď aspoň signifiant bit HI. modul MFŠ (in, out), vstup, výstup OUT, reg von, reg [07:00] shift; Vždy @ (negedge in) začína shift [7:00] = {posun [06:00], 1'b0 ;} konci Vždy @ (shift) začať if (shift == 0) z = 1, inak out = 0; konci endmodule S pozdravom, Shell3